JPH04150314A - 半導体集積回路 - Google Patents
半導体集積回路Info
- Publication number
- JPH04150314A JPH04150314A JP2272752A JP27275290A JPH04150314A JP H04150314 A JPH04150314 A JP H04150314A JP 2272752 A JP2272752 A JP 2272752A JP 27275290 A JP27275290 A JP 27275290A JP H04150314 A JPH04150314 A JP H04150314A
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- transistor
- input voltage
- voltage
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- Pending
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- 239000004065 semiconductor Substances 0.000 title claims description 10
- 230000000295 complement effect Effects 0.000 claims abstract description 3
- 101100535994 Caenorhabditis elegans tars-1 gene Proteins 0.000 abstract 1
- 238000010586 diagram Methods 0.000 description 17
- 230000000694 effects Effects 0.000 description 3
- 230000003213 activating effect Effects 0.000 description 1
Landscapes
- Logic Circuits (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
〔産業上の利用分野〕
本発明は半導体集積回路に関し、特にCMO3回路を含
む半導体集積回路に関する。
む半導体集積回路に関する。
第2図(a)〜(f)は、従来のl”1−MOSトラン
ジスタ、P−MOSトランジスタ及びこれら2つの1−
ランジスタを用いたCMOSインバータ回路の回路図及
びそのグー1〜電圧対電源電流特性図である。
ジスタ、P−MOSトランジスタ及びこれら2つの1−
ランジスタを用いたCMOSインバータ回路の回路図及
びそのグー1〜電圧対電源電流特性図である。
第2図(e>に示すCMO3回路にあっては、グー1〜
電圧VINによってN−MOS1〜ランジスタあるいは
P−MOSトランジスタの少なくとも一方が動作状態と
なることにより、インバータ回路を構成している。しか
しながら、第2図(a)〜(d)に示すように、ゲート
電圧VINの値によって両トランジスタが、動作状態と
なる領域が存在し、電源電流IDDが流れる問題がある
。
電圧VINによってN−MOS1〜ランジスタあるいは
P−MOSトランジスタの少なくとも一方が動作状態と
なることにより、インバータ回路を構成している。しか
しながら、第2図(a)〜(d)に示すように、ゲート
電圧VINの値によって両トランジスタが、動作状態と
なる領域が存在し、電源電流IDDが流れる問題がある
。
上述した従来の半導体集積回路は、N−MOS1〜ラン
ジスタのスレショルド電圧がP−MOSトランジスタの
スレショルド電圧の絶対値よりも小さい電圧以下である
ため、両トランジスタが動作状態となる領域が存在して
しまう。つまり、NM OS +−ランジスタのスレシ
ョルド電圧以上でかつ、電源電圧よりP−MOSトラン
ジスタのスレショルド電圧の絶対値以上低い入力電圧が
ゲートに与えられた場合、P−MOSトランジスタ及び
N−MOSトランジスタの両トランジスタが動作状態と
なり電源電流が流れてしまうという欠点がある。
ジスタのスレショルド電圧がP−MOSトランジスタの
スレショルド電圧の絶対値よりも小さい電圧以下である
ため、両トランジスタが動作状態となる領域が存在して
しまう。つまり、NM OS +−ランジスタのスレシ
ョルド電圧以上でかつ、電源電圧よりP−MOSトラン
ジスタのスレショルド電圧の絶対値以上低い入力電圧が
ゲートに与えられた場合、P−MOSトランジスタ及び
N−MOSトランジスタの両トランジスタが動作状態と
なり電源電流が流れてしまうという欠点がある。
本発明の目的は、P−MOSトランジスタとNMO8ト
ランジスタが同時に動作状態とならない半導体集積回路
を提供することにある。
ランジスタが同時に動作状態とならない半導体集積回路
を提供することにある。
本発明の半導体集積回路は、P−MOSトランジスタと
N−MOSトランジスタとを相補接続した半導体集積回
路において、前記N−MO8トランジスタのスレショル
ド電圧を前記P−MOSトランジスタのスレショルド電
圧の絶対値よりも大きくしたことを特徴とする。
N−MOSトランジスタとを相補接続した半導体集積回
路において、前記N−MO8トランジスタのスレショル
ド電圧を前記P−MOSトランジスタのスレショルド電
圧の絶対値よりも大きくしたことを特徴とする。
以下本発明の詳細を、その実施例につき図面を参照して
説明する。第1図(a)〜(f)は、本発明の一実施例
を説明するための回路図及びそのゲート電圧対電源電流
を示す特性図である。
説明する。第1図(a)〜(f)は、本発明の一実施例
を説明するための回路図及びそのゲート電圧対電源電流
を示す特性図である。
第1図(e)に示すCMOSインバータは、第1図(c
)、(d)に示す様なP−MOS トランジスタ1と、
第1図(a)、(b)に示す様にP−MO3+−ランジ
スタ1が動作する入力電圧の絶対値より高い入力電圧で
動作する、すなわちP−MOSトランジスタのスレーシ
ョルド電圧の絶対値よりも大きいスレーショルド電圧を
有する8MOSトランジスタ2で構成されている。PM
OSトランジスタ1とll−M2Sトランジスタ2は、
ゲート同士が接続され、入力3となりドレイン同士が接
続され出力4となっている。
)、(d)に示す様なP−MOS トランジスタ1と、
第1図(a)、(b)に示す様にP−MO3+−ランジ
スタ1が動作する入力電圧の絶対値より高い入力電圧で
動作する、すなわちP−MOSトランジスタのスレーシ
ョルド電圧の絶対値よりも大きいスレーショルド電圧を
有する8MOSトランジスタ2で構成されている。PM
OSトランジスタ1とll−M2Sトランジスタ2は、
ゲート同士が接続され、入力3となりドレイン同士が接
続され出力4となっている。
次にこのインバータ回路の動作を説明する。入力3にP
−MOSトランジスタ1が動作する入力電圧以下あるい
は、N−MOSトランジスタ2が動作する入力電圧以上
の入力電圧が与えられると、P−MOSトランジスタ1
あるいは、8MOSトランジスタ2のみが動作状態とな
るので、出力4は、入力3に与えられた入力電圧を反転
させて出力する。この場合、P−MOSトランジスタ1
あるいは、N−MOSトランジスタ2のどちらか一方し
か動作状態とならないので、電源電流IDDは流れない
。
−MOSトランジスタ1が動作する入力電圧以下あるい
は、N−MOSトランジスタ2が動作する入力電圧以上
の入力電圧が与えられると、P−MOSトランジスタ1
あるいは、8MOSトランジスタ2のみが動作状態とな
るので、出力4は、入力3に与えられた入力電圧を反転
させて出力する。この場合、P−MOSトランジスタ1
あるいは、N−MOSトランジスタ2のどちらか一方し
か動作状態とならないので、電源電流IDDは流れない
。
入力3にP−MO3I−ランジスタ1が動作する入力電
圧以上、N−MOSトランジスタ2が動作する入力電圧
以下の電圧が与えられると、2MO8トランジスタ1お
よびN−MOSトランジスタ2が共に動作せず、出力4
は、高抵抗出力状態となる。この場合、P−MO31〜
ランジスタ1およびN−MOS)ランジメタ2共に動作
しないので、電源電流■。Dは、流れない。
圧以上、N−MOSトランジスタ2が動作する入力電圧
以下の電圧が与えられると、2MO8トランジスタ1お
よびN−MOSトランジスタ2が共に動作せず、出力4
は、高抵抗出力状態となる。この場合、P−MO31〜
ランジスタ1およびN−MOS)ランジメタ2共に動作
しないので、電源電流■。Dは、流れない。
この様にして電源電流IDDが流れず、しかも、高抵抗
出力状態を有する半導体集積回路が得られる。
出力状態を有する半導体集積回路が得られる。
以上の説明においては例として、インバータ回路を上げ
たが、このCMO3回路を用いたN A−N0回路、N
OR回路でも同様の効果が得られ本発明の目的を達成す
ることができる。
たが、このCMO3回路を用いたN A−N0回路、N
OR回路でも同様の効果が得られ本発明の目的を達成す
ることができる。
また、以上の説明においては、例として2MO8トラン
ジスタの動作する入力電圧を低くし、N−M OS ト
ランジスタの動作する入力電圧を高くするものとしたが
、P’−MOS)ランジス夕の動作する入力電圧のみを
低くしても、NMO8トランジスタの動作する入力電圧
のみを高くしても、あるいは電源電圧を低くすることに
よっても、同様の効果が得られ、本発明の目的を達成す
ることができる。
ジスタの動作する入力電圧を低くし、N−M OS ト
ランジスタの動作する入力電圧を高くするものとしたが
、P’−MOS)ランジス夕の動作する入力電圧のみを
低くしても、NMO8トランジスタの動作する入力電圧
のみを高くしても、あるいは電源電圧を低くすることに
よっても、同様の効果が得られ、本発明の目的を達成す
ることができる。
以上の説明で明らかな如く、本発明の半導体集積回路に
よれば、P−MOSトランジスタの動作する入力電圧を
rl−MOS T−ランジスタの動作する入力電圧をP
−M OS L トランジスタの動作する入力電圧より
高くすることにより、高抵抗出力状態を有し、ゲート電
圧対電源電流特性が改善される効果が得られるものであ
る。
よれば、P−MOSトランジスタの動作する入力電圧を
rl−MOS T−ランジスタの動作する入力電圧をP
−M OS L トランジスタの動作する入力電圧より
高くすることにより、高抵抗出力状態を有し、ゲート電
圧対電源電流特性が改善される効果が得られるものであ
る。
第1図(a)はN−MOSトランジスタの回路図、第1
図(b)はN−MOSトランジスタのゲート電圧対電源
電流特性図、第1図(c)は2MOSトランジスタの回
路図、第1図(d)はP−MOSトランジスタのゲート
電圧対電源電流特=6 付図、第1図(e)はCMOSインバータの回路図、第
1図<f)は本発明の一実施例のゲート電圧対電源電流
特性図、第2図(a)はN−MOSトランジスタの回路
図、第2図(b)は従来技術によるN−MOS)−ラン
ジスタのゲート電圧対電源電流特性図、第2図(c)は
P−MOSトランジスタの回路図、第2図(d)は従来
技術によるP−MOSトランジスタのゲート電圧対電源
電流特性図、第2図(e)はCMOSインバータの回路
図、第2図(f)は従来技術によるゲート電圧対電源電
流特性図である。 1・・・N−MOSトランジスタの動作する入力電圧よ
る低い入力電圧で動作するP−MOSトランジスタ、2
・・・P−MOSトランジスタの動作する入力電圧より
高い入力電圧で動作するN−MOSトランジスタ、3・
・・入力、4・・・出力、5・・・2MOSトランジス
タ、6・・・N−MOSトランジスタ。
図(b)はN−MOSトランジスタのゲート電圧対電源
電流特性図、第1図(c)は2MOSトランジスタの回
路図、第1図(d)はP−MOSトランジスタのゲート
電圧対電源電流特=6 付図、第1図(e)はCMOSインバータの回路図、第
1図<f)は本発明の一実施例のゲート電圧対電源電流
特性図、第2図(a)はN−MOSトランジスタの回路
図、第2図(b)は従来技術によるN−MOS)−ラン
ジスタのゲート電圧対電源電流特性図、第2図(c)は
P−MOSトランジスタの回路図、第2図(d)は従来
技術によるP−MOSトランジスタのゲート電圧対電源
電流特性図、第2図(e)はCMOSインバータの回路
図、第2図(f)は従来技術によるゲート電圧対電源電
流特性図である。 1・・・N−MOSトランジスタの動作する入力電圧よ
る低い入力電圧で動作するP−MOSトランジスタ、2
・・・P−MOSトランジスタの動作する入力電圧より
高い入力電圧で動作するN−MOSトランジスタ、3・
・・入力、4・・・出力、5・・・2MOSトランジス
タ、6・・・N−MOSトランジスタ。
Claims (1)
- P−MOSトランジスタとN−MOSトランジスタとを
相補接続した半導体集積回路において、前記N−MOS
トランジスタのスレショルド電圧を前記P−MOSトラ
ンジスタのスレショルド電圧の絶対値よりも大きくした
ことを特徴とする半導体集積回路。
Priority Applications (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP2272752A JPH04150314A (ja) | 1990-10-11 | 1990-10-11 | 半導体集積回路 |
Applications Claiming Priority (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP2272752A JPH04150314A (ja) | 1990-10-11 | 1990-10-11 | 半導体集積回路 |
Publications (1)
Publication Number | Publication Date |
---|---|
JPH04150314A true JPH04150314A (ja) | 1992-05-22 |
Family
ID=17518262
Family Applications (1)
Application Number | Title | Priority Date | Filing Date |
---|---|---|---|
JP2272752A Pending JPH04150314A (ja) | 1990-10-11 | 1990-10-11 | 半導体集積回路 |
Country Status (1)
Country | Link |
---|---|
JP (1) | JPH04150314A (ja) |
Cited By (1)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
DE19819867C2 (de) * | 1997-05-02 | 2003-04-24 | Fraunhofer Ges Forschung | Verfahren zur Herstellung einer digitalen Gatterschaltung mit herabgesetztem Querstrom |
-
1990
- 1990-10-11 JP JP2272752A patent/JPH04150314A/ja active Pending
Cited By (1)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
DE19819867C2 (de) * | 1997-05-02 | 2003-04-24 | Fraunhofer Ges Forschung | Verfahren zur Herstellung einer digitalen Gatterschaltung mit herabgesetztem Querstrom |
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