JPH04150314A - 半導体集積回路 - Google Patents
半導体集積回路Info
- Publication number
- JPH04150314A JPH04150314A JP2272752A JP27275290A JPH04150314A JP H04150314 A JPH04150314 A JP H04150314A JP 2272752 A JP2272752 A JP 2272752A JP 27275290 A JP27275290 A JP 27275290A JP H04150314 A JPH04150314 A JP H04150314A
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- JP
- Japan
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- mos transistor
- transistor
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- voltage
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- Pending
Links
- 239000004065 semiconductor Substances 0.000 title claims description 10
- 230000000295 complement effect Effects 0.000 claims abstract description 3
- 101100535994 Caenorhabditis elegans tars-1 gene Proteins 0.000 abstract 1
- 238000010586 diagram Methods 0.000 description 17
- 230000000694 effects Effects 0.000 description 3
- 230000003213 activating effect Effects 0.000 description 1
Landscapes
- Logic Circuits (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
〔産業上の利用分野〕
本発明は半導体集積回路に関し、特にＣＭＯ３回路を含
む半導体集積回路に関する。
む半導体集積回路に関する。
第２図（ａ）〜（ｆ）は、従来のｌ”１−ＭＯＳトラン
ジスタ、Ｐ−ＭＯＳトランジスタ及びこれら２つの１−
ランジスタを用いたＣＭＯＳインバータ回路の回路図及
びそのグー１〜電圧対電源電流特性図である。
ジスタ、Ｐ−ＭＯＳトランジスタ及びこれら２つの１−
ランジスタを用いたＣＭＯＳインバータ回路の回路図及
びそのグー１〜電圧対電源電流特性図である。
第２図（ｅ＞に示すＣＭＯ３回路にあっては、グー１〜
電圧ＶＩＮによってＮ−ＭＯＳ１〜ランジスタあるいは
Ｐ−ＭＯＳトランジスタの少なくとも一方が動作状態と
なることにより、インバータ回路を構成している。しか
しながら、第２図（ａ）〜（ｄ）に示すように、ゲート
電圧ＶＩＮの値によって両トランジスタが、動作状態と
なる領域が存在し、電源電流ＩＤＤが流れる問題がある
。
電圧ＶＩＮによってＮ−ＭＯＳ１〜ランジスタあるいは
Ｐ−ＭＯＳトランジスタの少なくとも一方が動作状態と
なることにより、インバータ回路を構成している。しか
しながら、第２図（ａ）〜（ｄ）に示すように、ゲート
電圧ＶＩＮの値によって両トランジスタが、動作状態と
なる領域が存在し、電源電流ＩＤＤが流れる問題がある
。
上述した従来の半導体集積回路は、Ｎ−ＭＯＳ１〜ラン
ジスタのスレショルド電圧がＰ−ＭＯＳトランジスタの
スレショルド電圧の絶対値よりも小さい電圧以下である
ため、両トランジスタが動作状態となる領域が存在して
しまう。つまり、ＮＭ ＯＳ ＋−ランジスタのスレシ
ョルド電圧以上でかつ、電源電圧よりＰ−ＭＯＳトラン
ジスタのスレショルド電圧の絶対値以上低い入力電圧が
ゲートに与えられた場合、Ｐ−ＭＯＳトランジスタ及び
Ｎ−ＭＯＳトランジスタの両トランジスタが動作状態と
なり電源電流が流れてしまうという欠点がある。
ジスタのスレショルド電圧がＰ−ＭＯＳトランジスタの
スレショルド電圧の絶対値よりも小さい電圧以下である
ため、両トランジスタが動作状態となる領域が存在して
しまう。つまり、ＮＭ ＯＳ ＋−ランジスタのスレシ
ョルド電圧以上でかつ、電源電圧よりＰ−ＭＯＳトラン
ジスタのスレショルド電圧の絶対値以上低い入力電圧が
ゲートに与えられた場合、Ｐ−ＭＯＳトランジスタ及び
Ｎ−ＭＯＳトランジスタの両トランジスタが動作状態と
なり電源電流が流れてしまうという欠点がある。
本発明の目的は、Ｐ−ＭＯＳトランジスタとＮＭＯ８ト
ランジスタが同時に動作状態とならない半導体集積回路
を提供することにある。
ランジスタが同時に動作状態とならない半導体集積回路
を提供することにある。
本発明の半導体集積回路は、Ｐ−ＭＯＳトランジスタと
Ｎ−ＭＯＳトランジスタとを相補接続した半導体集積回
路において、前記Ｎ−ＭＯ８トランジスタのスレショル
ド電圧を前記Ｐ−ＭＯＳトランジスタのスレショルド電
圧の絶対値よりも大きくしたことを特徴とする。
Ｎ−ＭＯＳトランジスタとを相補接続した半導体集積回
路において、前記Ｎ−ＭＯ８トランジスタのスレショル
ド電圧を前記Ｐ−ＭＯＳトランジスタのスレショルド電
圧の絶対値よりも大きくしたことを特徴とする。
以下本発明の詳細を、その実施例につき図面を参照して
説明する。第１図（ａ）〜（ｆ）は、本発明の一実施例
を説明するための回路図及びそのゲート電圧対電源電流
を示す特性図である。
説明する。第１図（ａ）〜（ｆ）は、本発明の一実施例
を説明するための回路図及びそのゲート電圧対電源電流
を示す特性図である。
第１図（ｅ）に示すＣＭＯＳインバータは、第１図（ｃ
）、（ｄ）に示す様なＰ−ＭＯＳ トランジスタ１と、
第１図（ａ）、（ｂ）に示す様にＰ−ＭＯ３＋−ランジ
スタ１が動作する入力電圧の絶対値より高い入力電圧で
動作する、すなわちＰ−ＭＯＳトランジスタのスレーシ
ョルド電圧の絶対値よりも大きいスレーショルド電圧を
有する８ＭＯＳトランジスタ２で構成されている。ＰＭ
ＯＳトランジスタ１とｌｌ−Ｍ２Ｓトランジスタ２は、
ゲート同士が接続され、入力３となりドレイン同士が接
続され出力４となっている。
）、（ｄ）に示す様なＰ−ＭＯＳ トランジスタ１と、
第１図（ａ）、（ｂ）に示す様にＰ−ＭＯ３＋−ランジ
スタ１が動作する入力電圧の絶対値より高い入力電圧で
動作する、すなわちＰ−ＭＯＳトランジスタのスレーシ
ョルド電圧の絶対値よりも大きいスレーショルド電圧を
有する８ＭＯＳトランジスタ２で構成されている。ＰＭ
ＯＳトランジスタ１とｌｌ−Ｍ２Ｓトランジスタ２は、
ゲート同士が接続され、入力３となりドレイン同士が接
続され出力４となっている。
次にこのインバータ回路の動作を説明する。入力３にＰ
−ＭＯＳトランジスタ１が動作する入力電圧以下あるい
は、Ｎ−ＭＯＳトランジスタ２が動作する入力電圧以上
の入力電圧が与えられると、Ｐ−ＭＯＳトランジスタ１
あるいは、８ＭＯＳトランジスタ２のみが動作状態とな
るので、出力４は、入力３に与えられた入力電圧を反転
させて出力する。この場合、Ｐ−ＭＯＳトランジスタ１
あるいは、Ｎ−ＭＯＳトランジスタ２のどちらか一方し
か動作状態とならないので、電源電流ＩＤＤは流れない
。
−ＭＯＳトランジスタ１が動作する入力電圧以下あるい
は、Ｎ−ＭＯＳトランジスタ２が動作する入力電圧以上
の入力電圧が与えられると、Ｐ−ＭＯＳトランジスタ１
あるいは、８ＭＯＳトランジスタ２のみが動作状態とな
るので、出力４は、入力３に与えられた入力電圧を反転
させて出力する。この場合、Ｐ−ＭＯＳトランジスタ１
あるいは、Ｎ−ＭＯＳトランジスタ２のどちらか一方し
か動作状態とならないので、電源電流ＩＤＤは流れない
。
入力３にＰ−ＭＯ３Ｉ−ランジスタ１が動作する入力電
圧以上、Ｎ−ＭＯＳトランジスタ２が動作する入力電圧
以下の電圧が与えられると、２ＭＯ８トランジスタ１お
よびＮ−ＭＯＳトランジスタ２が共に動作せず、出力４
は、高抵抗出力状態となる。この場合、Ｐ−ＭＯ３１〜
ランジスタ１およびＮ−ＭＯＳ）ランジメタ２共に動作
しないので、電源電流■。Ｄは、流れない。
圧以上、Ｎ−ＭＯＳトランジスタ２が動作する入力電圧
以下の電圧が与えられると、２ＭＯ８トランジスタ１お
よびＮ−ＭＯＳトランジスタ２が共に動作せず、出力４
は、高抵抗出力状態となる。この場合、Ｐ−ＭＯ３１〜
ランジスタ１およびＮ−ＭＯＳ）ランジメタ２共に動作
しないので、電源電流■。Ｄは、流れない。
この様にして電源電流ＩＤＤが流れず、しかも、高抵抗
出力状態を有する半導体集積回路が得られる。
出力状態を有する半導体集積回路が得られる。
以上の説明においては例として、インバータ回路を上げ
たが、このＣＭＯ３回路を用いたＮ Ａ−Ｎ０回路、Ｎ
ＯＲ回路でも同様の効果が得られ本発明の目的を達成す
ることができる。
たが、このＣＭＯ３回路を用いたＮ Ａ−Ｎ０回路、Ｎ
ＯＲ回路でも同様の効果が得られ本発明の目的を達成す
ることができる。
また、以上の説明においては、例として２ＭＯ８トラン
ジスタの動作する入力電圧を低くし、Ｎ−Ｍ ＯＳ ト
ランジスタの動作する入力電圧を高くするものとしたが
、Ｐ’−ＭＯＳ）ランジス夕の動作する入力電圧のみを
低くしても、ＮＭＯ８トランジスタの動作する入力電圧
のみを高くしても、あるいは電源電圧を低くすることに
よっても、同様の効果が得られ、本発明の目的を達成す
ることができる。
ジスタの動作する入力電圧を低くし、Ｎ−Ｍ ＯＳ ト
ランジスタの動作する入力電圧を高くするものとしたが
、Ｐ’−ＭＯＳ）ランジス夕の動作する入力電圧のみを
低くしても、ＮＭＯ８トランジスタの動作する入力電圧
のみを高くしても、あるいは電源電圧を低くすることに
よっても、同様の効果が得られ、本発明の目的を達成す
ることができる。
以上の説明で明らかな如く、本発明の半導体集積回路に
よれば、Ｐ−ＭＯＳトランジスタの動作する入力電圧を
ｒｌ−ＭＯＳ Ｔ−ランジスタの動作する入力電圧をＰ
−Ｍ ＯＳ Ｌ トランジスタの動作する入力電圧より
高くすることにより、高抵抗出力状態を有し、ゲート電
圧対電源電流特性が改善される効果が得られるものであ
る。
よれば、Ｐ−ＭＯＳトランジスタの動作する入力電圧を
ｒｌ−ＭＯＳ Ｔ−ランジスタの動作する入力電圧をＰ
−Ｍ ＯＳ Ｌ トランジスタの動作する入力電圧より
高くすることにより、高抵抗出力状態を有し、ゲート電
圧対電源電流特性が改善される効果が得られるものであ
る。
第１図（ａ）はＮ−ＭＯＳトランジスタの回路図、第１
図（ｂ）はＮ−ＭＯＳトランジスタのゲート電圧対電源
電流特性図、第１図（ｃ）は２ＭＯＳトランジスタの回
路図、第１図（ｄ）はＰ−ＭＯＳトランジスタのゲート
電圧対電源電流特＝６ 付図、第１図（ｅ）はＣＭＯＳインバータの回路図、第
１図＜ｆ）は本発明の一実施例のゲート電圧対電源電流
特性図、第２図（ａ）はＮ−ＭＯＳトランジスタの回路
図、第２図（ｂ）は従来技術によるＮ−ＭＯＳ）−ラン
ジスタのゲート電圧対電源電流特性図、第２図（ｃ）は
Ｐ−ＭＯＳトランジスタの回路図、第２図（ｄ）は従来
技術によるＰ−ＭＯＳトランジスタのゲート電圧対電源
電流特性図、第２図（ｅ）はＣＭＯＳインバータの回路
図、第２図（ｆ）は従来技術によるゲート電圧対電源電
流特性図である。 １・・・Ｎ−ＭＯＳトランジスタの動作する入力電圧よ
る低い入力電圧で動作するＰ−ＭＯＳトランジスタ、２
・・・Ｐ−ＭＯＳトランジスタの動作する入力電圧より
高い入力電圧で動作するＮ−ＭＯＳトランジスタ、３・
・・入力、４・・・出力、５・・・２ＭＯＳトランジス
タ、６・・・Ｎ−ＭＯＳトランジスタ。
図（ｂ）はＮ−ＭＯＳトランジスタのゲート電圧対電源
電流特性図、第１図（ｃ）は２ＭＯＳトランジスタの回
路図、第１図（ｄ）はＰ−ＭＯＳトランジスタのゲート
電圧対電源電流特＝６ 付図、第１図（ｅ）はＣＭＯＳインバータの回路図、第
１図＜ｆ）は本発明の一実施例のゲート電圧対電源電流
特性図、第２図（ａ）はＮ−ＭＯＳトランジスタの回路
図、第２図（ｂ）は従来技術によるＮ−ＭＯＳ）−ラン
ジスタのゲート電圧対電源電流特性図、第２図（ｃ）は
Ｐ−ＭＯＳトランジスタの回路図、第２図（ｄ）は従来
技術によるＰ−ＭＯＳトランジスタのゲート電圧対電源
電流特性図、第２図（ｅ）はＣＭＯＳインバータの回路
図、第２図（ｆ）は従来技術によるゲート電圧対電源電
流特性図である。 １・・・Ｎ−ＭＯＳトランジスタの動作する入力電圧よ
る低い入力電圧で動作するＰ−ＭＯＳトランジスタ、２
・・・Ｐ−ＭＯＳトランジスタの動作する入力電圧より
高い入力電圧で動作するＮ−ＭＯＳトランジスタ、３・
・・入力、４・・・出力、５・・・２ＭＯＳトランジス
タ、６・・・Ｎ−ＭＯＳトランジスタ。
Claims (1)
- Ｐ−ＭＯＳトランジスタとＮ−ＭＯＳトランジスタとを
相補接続した半導体集積回路において、前記Ｎ−ＭＯＳ
トランジスタのスレショルド電圧を前記Ｐ−ＭＯＳトラ
ンジスタのスレショルド電圧の絶対値よりも大きくした
ことを特徴とする半導体集積回路。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2272752A JPH04150314A (ja) | 1990-10-11 | 1990-10-11 | 半導体集積回路 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2272752A JPH04150314A (ja) | 1990-10-11 | 1990-10-11 | 半導体集積回路 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH04150314A true JPH04150314A (ja) | 1992-05-22 |
Family
ID=17518262
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP2272752A Pending JPH04150314A (ja) | 1990-10-11 | 1990-10-11 | 半導体集積回路 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH04150314A (ja) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| DE19819867C2 (de) * | 1997-05-02 | 2003-04-24 | Fraunhofer Ges Forschung | Verfahren zur Herstellung einer digitalen Gatterschaltung mit herabgesetztem Querstrom |
-
1990
- 1990-10-11 JP JP2272752A patent/JPH04150314A/ja active Pending
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| DE19819867C2 (de) * | 1997-05-02 | 2003-04-24 | Fraunhofer Ges Forschung | Verfahren zur Herstellung einer digitalen Gatterschaltung mit herabgesetztem Querstrom |
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