JPH04146644A - 半導体評価装置およびそれを用いたtddb試験方法 - Google Patents
半導体評価装置およびそれを用いたtddb試験方法Info
- Publication number
- JPH04146644A JPH04146644A JP27115890A JP27115890A JPH04146644A JP H04146644 A JPH04146644 A JP H04146644A JP 27115890 A JP27115890 A JP 27115890A JP 27115890 A JP27115890 A JP 27115890A JP H04146644 A JPH04146644 A JP H04146644A
- Authority
- JP
- Japan
- Prior art keywords
- common terminal
- current
- evaluation device
- test
- tddb
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Pending
Links
- 239000004065 semiconductor Substances 0.000 title claims abstract description 24
- 238000011156 evaluation Methods 0.000 title claims description 19
- 238000012360 testing method Methods 0.000 title abstract description 32
- 239000003990 capacitor Substances 0.000 claims abstract description 44
- 239000000758 substrate Substances 0.000 claims abstract description 12
- 239000002184 metal Substances 0.000 claims description 13
- 238000010998 test method Methods 0.000 claims description 11
- 238000000034 method Methods 0.000 abstract description 7
- 238000010586 diagram Methods 0.000 description 9
- 239000000523 sample Substances 0.000 description 7
- 230000002950 deficient Effects 0.000 description 3
- 238000005259 measurement Methods 0.000 description 3
- 230000015556 catabolic process Effects 0.000 description 2
- 230000000694 effects Effects 0.000 description 2
- 230000006378 damage Effects 0.000 description 1
- 230000007547 defect Effects 0.000 description 1
- 230000005684 electric field Effects 0.000 description 1
- 239000000155 melt Substances 0.000 description 1
Landscapes
- Testing Or Measuring Of Semiconductors Or The Like (AREA)
- Insulated Gate Type Field-Effect Transistor (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
〔産業上の利用分野〕
この発明は、半導体評価装置およびそれを用いたTDD
B試験方法に関するものである。
B試験方法に関するものである。
近年、LSIの大規模化および微細化に伴いゲート酸化
膜の信頼性か益々重要になってきている。
膜の信頼性か益々重要になってきている。
従来、ゲート醇化膜のT D D B (Time D
ependentDielectric Breakd
own ;経時的絶縁破壊)試験には、数個の独立した
大容量のMOSキャパシタか使われている。
ependentDielectric Breakd
own ;経時的絶縁破壊)試験には、数個の独立した
大容量のMOSキャパシタか使われている。
しかしなから、従来のような数個の独立した大容量のM
OSキャパシタを使用したTDDB試験方法では、試験
に長時間を要する。すなわち、個々のMOSキャパシタ
を破壊してそのゲート酸化膜の寿命を推定する場合、ス
トレス強度(電界または電流)はある一定値より上げら
れないため、ストレス時間を長くしなければならない。
OSキャパシタを使用したTDDB試験方法では、試験
に長時間を要する。すなわち、個々のMOSキャパシタ
を破壊してそのゲート酸化膜の寿命を推定する場合、ス
トレス強度(電界または電流)はある一定値より上げら
れないため、ストレス時間を長くしなければならない。
さらに、統計的に有意性のある不良率(寿命)を算出す
るためには、サンプルを多く採らなければならない。
るためには、サンプルを多く採らなければならない。
このため酸化膜の寿命を推定するには、膨大な時間を要
する。
する。
上記の問題を解決するために、同時に複数のMOSキャ
パシタのTDDB試験を行うという方法がある。しかし
、この方法ではサンプルの数たけ電流計、を圧計か必要
になり、測定系か高価になる。
パシタのTDDB試験を行うという方法がある。しかし
、この方法ではサンプルの数たけ電流計、を圧計か必要
になり、測定系か高価になる。
また、信頼性物理における欠陥密度の面積換算の考え方
から、例えばゲート面積か1mm’のMOSキャパシタ
10個の測定と10mm’のMOSキャパシタ1個の測
定は等価であると考え、大ゲート面積のMOSキャパシ
タを測定する方法かある。
から、例えばゲート面積か1mm’のMOSキャパシタ
10個の測定と10mm’のMOSキャパシタ1個の測
定は等価であると考え、大ゲート面積のMOSキャパシ
タを測定する方法かある。
しかし、実際には10個のl mm2のMOSキャパシ
タがすべて破壊する場合か、すべて破壊しない場合にの
み、10mm2のMOSキャパシタ1個の測定と等価で
ある。1個の10mm2のMOSキャパシタを試験した
場合、不良率は100%または0%となるか、10個の
1mm2のMOSキャパシタを試験した場合、不良率は
0%から100%まで10%毎に算出てき、後者の方か
精度のよい試験が可能となる。しかし、小ゲート面積の
MOSキャパシタを多数測定するには、長時間を要し非
効率的である。
タがすべて破壊する場合か、すべて破壊しない場合にの
み、10mm2のMOSキャパシタ1個の測定と等価で
ある。1個の10mm2のMOSキャパシタを試験した
場合、不良率は100%または0%となるか、10個の
1mm2のMOSキャパシタを試験した場合、不良率は
0%から100%まで10%毎に算出てき、後者の方か
精度のよい試験が可能となる。しかし、小ゲート面積の
MOSキャパシタを多数測定するには、長時間を要し非
効率的である。
この発明の目的は、短時間でしかも高精度のTDDE試
験を行うことのできる半導体評価装置およびそれを用い
たTDDB試験方法を提供することである。
験を行うことのできる半導体評価装置およびそれを用い
たTDDB試験方法を提供することである。
請求項(1)記載の半導体評価装置は、基板上に形成さ
れた複数のMOSキャパシタの各ゲート電極に狭幅部を
存する金属配線を接続し、この金属配線を共通の端子に
接続している。
れた複数のMOSキャパシタの各ゲート電極に狭幅部を
存する金属配線を接続し、この金属配線を共通の端子に
接続している。
請求項(2)記載のTDDB試験方法は、請求項(1)
記載の半導体評価装置を用いて、共通の端子に定電圧を
供給し、共通の端子と基板との間の電流値を観測するも
のである。
記載の半導体評価装置を用いて、共通の端子に定電圧を
供給し、共通の端子と基板との間の電流値を観測するも
のである。
請求項(3)記載のTDDB試験方法は、請求項(1)
記載の半導体評価装置を用いて、共通の端子に定電流を
供給し、共通の端子と基板との間の電圧値を観測するも
のである。
記載の半導体評価装置を用いて、共通の端子に定電流を
供給し、共通の端子と基板との間の電圧値を観測するも
のである。
この発明の構成によれば、共通の端子に定電圧を供給す
ると、すへてのMOSキャパシタのゲート酸化膜中をF
owler−Nordheim電流が流れる。試験かす
すみMOSキャパシタの1つか破壊されると、その瞬間
破壊されたMOSキャパシタにすへての電流か流れ込み
、観測している電流値か急激に変化するため破壊したこ
とか判断てきる。そしてその直後、破壊されたMOSキ
ャパシタのケート電極に接続した金属配線の狭幅部か大
電流により溶断し、破壊されていないMOSキャパシタ
に定電圧か供給されて試験か続行される。
ると、すへてのMOSキャパシタのゲート酸化膜中をF
owler−Nordheim電流が流れる。試験かす
すみMOSキャパシタの1つか破壊されると、その瞬間
破壊されたMOSキャパシタにすへての電流か流れ込み
、観測している電流値か急激に変化するため破壊したこ
とか判断てきる。そしてその直後、破壊されたMOSキ
ャパシタのケート電極に接続した金属配線の狭幅部か大
電流により溶断し、破壊されていないMOSキャパシタ
に定電圧か供給されて試験か続行される。
また、共通の端子に定電流を供給すると、すへてのMO
Sキャパシタに一定の電流か流れる。試験かすすみMO
Sキャパシタの1つか破壊されると、その瞬間破壊され
たMOSキャパシタにすへての電流か流れ込み、観測し
ている電圧値か急激に変化するため破壊したことか判断
てきる。そしてその直後、破壊されたMOSキャパシタ
のゲート電極に接続した金属配線の狭幅部か大電流によ
り溶断し、破壊されていないMOSキャパシタに定電流
か供給されて試験が続行される。
Sキャパシタに一定の電流か流れる。試験かすすみMO
Sキャパシタの1つか破壊されると、その瞬間破壊され
たMOSキャパシタにすへての電流か流れ込み、観測し
ている電圧値か急激に変化するため破壊したことか判断
てきる。そしてその直後、破壊されたMOSキャパシタ
のゲート電極に接続した金属配線の狭幅部か大電流によ
り溶断し、破壊されていないMOSキャパシタに定電流
か供給されて試験が続行される。
第1図はこの発明の一実施例の半導体評価装置の平面図
である。
である。
この半導体評価装置は、第1図に示すように、半導体基
板上に形成した5個のMOSキャパシタのゲート電極】
を、大電流により溶断可能な狭幅部3aを有する金属配
線3に接続している。なお、2はゲート酸化膜、4はゲ
ート電極Jと金属配線3とのコンタクトである。
板上に形成した5個のMOSキャパシタのゲート電極】
を、大電流により溶断可能な狭幅部3aを有する金属配
線3に接続している。なお、2はゲート酸化膜、4はゲ
ート電極Jと金属配線3とのコンタクトである。
この実施例の半導体評価装置では、各ゲート電極Jに接
続した金属配線3を共通の端子5に接続しているため、
同時に5個のMOSキャパシタにストレス(電流または
電圧)を与えることができ、1つの電流計または1つの
電圧計によりTDDB試験を行うことかできる。
続した金属配線3を共通の端子5に接続しているため、
同時に5個のMOSキャパシタにストレス(電流または
電圧)を与えることができ、1つの電流計または1つの
電圧計によりTDDB試験を行うことかできる。
以下、第2図ないし第5図を参照しながら、第1図に示
した半導体評価装置を用いたTDDB試験方法について
説明する。
した半導体評価装置を用いたTDDB試験方法について
説明する。
第2図はTDDB試験に用いる試料の断面図とゲート電
極に定電圧を印加した場合のTDDB試験の模式図であ
る。
極に定電圧を印加した場合のTDDB試験の模式図であ
る。
このTDDB試験方法は、第2図に示すように電圧源1
5からプローブ14によりゲート電極11に定電圧を印
加し、電流計16により電流値を測定し、この電流値の
変化によりTDDBを測定するものである。なお、12
はゲート酸化膜、13は半導体基板である。
5からプローブ14によりゲート電極11に定電圧を印
加し、電流計16により電流値を測定し、この電流値の
変化によりTDDBを測定するものである。なお、12
はゲート酸化膜、13は半導体基板である。
第3図は第1図の半導体評価装置を用いて第2図の方法
によりTDDB試験を行う場合の回路図である。
によりTDDB試験を行う場合の回路図である。
まず、第3図(alに示すように、並列に接続したMO
SキャパシタC7〜C5かすべて破壊していないときは
、すへてのMOSキャパシタC3〜C6のゲート酸化膜
中をFowler−Nordheim電流か流れる。そ
れぞれのMOSキャパシタC3〜C5のゲー酸化膜中を
流れる電流値をI FNとすると、電流計16には5×
IFNの電流値が測定される。
SキャパシタC7〜C5かすべて破壊していないときは
、すへてのMOSキャパシタC3〜C6のゲート酸化膜
中をFowler−Nordheim電流か流れる。そ
れぞれのMOSキャパシタC3〜C5のゲー酸化膜中を
流れる電流値をI FNとすると、電流計16には5×
IFNの電流値が測定される。
つぎに、試験かすすみ第3図(b)に示すように、例え
ば1つのMOSキャパシタC4か破壊すると、その部分
か短絡したことになるためすへての電流か流れ込む。こ
のとき、電流計16の値は大きく変化し、破壊か発生し
たことか明らかになる。
ば1つのMOSキャパシタC4か破壊すると、その部分
か短絡したことになるためすへての電流か流れ込む。こ
のとき、電流計16の値は大きく変化し、破壊か発生し
たことか明らかになる。
しかし、つぎの瞬間、第3図(C)に示すように、金属
配線の狭幅部か大電流により溶断しオーブンの状態とな
り、定電圧は破壊されていないMOSキャパシタc、、
c2.c、、c、のゲート電極に印加され、試験か続行
される。
配線の狭幅部か大電流により溶断しオーブンの状態とな
り、定電圧は破壊されていないMOSキャパシタc、、
c2.c、、c、のゲート電極に印加され、試験か続行
される。
第4図はTDDB試験に用いる試料の断面図とゲート酸
化膜に定電流を供給した場合のTDDB試験の模式図で
ある。
化膜に定電流を供給した場合のTDDB試験の模式図で
ある。
このTDDB試験方法は、第4図に示すように電流源1
7からプローブ14によりゲート電極11に定電流を供
給し、電圧計18によりケート電極11と半導体基板1
3との間の電圧値を測定し、この電圧値の変化によりT
DDBを測定するものである。なお、12はゲート酸化
膜である。
7からプローブ14によりゲート電極11に定電流を供
給し、電圧計18によりケート電極11と半導体基板1
3との間の電圧値を測定し、この電圧値の変化によりT
DDBを測定するものである。なお、12はゲート酸化
膜である。
第5図は第1図の半導体評価装置を用いて第4図の方法
によりTDDB試験を行う場合の回路図である。
によりTDDB試験を行う場合の回路図である。
まず、第5図(a)に示すように、並列に接続したMO
SキャパシタC3〜C5かすへて破壊していないときは
、すべてのMOSキャパシタ01〜C5に一定の電流I
。か流れる。また、それぞれのMOSキャパシタ01〜
C5のゲート酸化膜には、Fowler−Nordhe
im を温特性にしたかった電圧か印加される。この電
圧値をV FNとすると、電圧計18には■いの電圧値
が測定される。
SキャパシタC3〜C5かすへて破壊していないときは
、すべてのMOSキャパシタ01〜C5に一定の電流I
。か流れる。また、それぞれのMOSキャパシタ01〜
C5のゲート酸化膜には、Fowler−Nordhe
im を温特性にしたかった電圧か印加される。この電
圧値をV FNとすると、電圧計18には■いの電圧値
が測定される。
つぎに、試験かすすみ第5図(b)に示すように、例え
ば1つのMOSキャパシタC4か破壊すると、その部分
が短絡したことになるためすべての電流5xloか流れ
込む。このとき、電圧計18の値よ大きく変化し、破壊
か発生したことか明らかになる。
ば1つのMOSキャパシタC4か破壊すると、その部分
が短絡したことになるためすべての電流5xloか流れ
込む。このとき、電圧計18の値よ大きく変化し、破壊
か発生したことか明らかになる。
しかし、つぎの瞬間、第5図(C)に示すように、金属
配線の細くなった部分か大電流により溶断しオープンの
状態となり、電流源17からの電流5×Ioは破壊され
ていないMOSキャパシタC8C2,C,、C,に供給
され、試験か続行される。
配線の細くなった部分か大電流により溶断しオープンの
状態となり、電流源17からの電流5×Ioは破壊され
ていないMOSキャパシタC8C2,C,、C,に供給
され、試験か続行される。
この発明の半導体評価装置およびそれを用いたTDDB
試験方法は、共通の端子から、同時に複数のMOSキャ
パシタに定電圧または定電流を供給し、観測している電
流値または電圧値か急激に変化することにより破壊した
ことか判断てきる。
試験方法は、共通の端子から、同時に複数のMOSキャ
パシタに定電圧または定電流を供給し、観測している電
流値または電圧値か急激に変化することにより破壊した
ことか判断てきる。
そしてその直後、破壊されたMOSキャパシタのゲート
電極に接続した金属配線の狭幅部か溶断し、破壊されて
いないMOSキャパシタに定電圧または定電流か供給さ
れて試験か続行される。この結果、短時間てしかも高精
度のTDDB試験を行うことかできる。
電極に接続した金属配線の狭幅部か溶断し、破壊されて
いないMOSキャパシタに定電圧または定電流か供給さ
れて試験か続行される。この結果、短時間てしかも高精
度のTDDB試験を行うことかできる。
第1図はこの発明の一実施例の半導体評価装置の平面図
、第2図はTDDB試験に用いる試料の断面図とゲート
電極に定電圧を印加した場合のTDDB試験の模式図、
第3図は第1図の半導体評価装置を用いて第2図の方法
によりTDDB試験を行う場合の回路図、第4図はTD
DB試験に用いる試料の断面図とゲート酸化膜に定電流
を供給した場合のTDDB試験の模式図、第5図は第1
図の半導体評価装置を用いて第4図の方法によりTDD
B試験を行う場合の回路図である。 1.11・・・ゲート電極、3・・金属配線、3a・狭
幅部、 5・・・共通の端子、 3・・・半導体基板 第 図
、第2図はTDDB試験に用いる試料の断面図とゲート
電極に定電圧を印加した場合のTDDB試験の模式図、
第3図は第1図の半導体評価装置を用いて第2図の方法
によりTDDB試験を行う場合の回路図、第4図はTD
DB試験に用いる試料の断面図とゲート酸化膜に定電流
を供給した場合のTDDB試験の模式図、第5図は第1
図の半導体評価装置を用いて第4図の方法によりTDD
B試験を行う場合の回路図である。 1.11・・・ゲート電極、3・・金属配線、3a・狭
幅部、 5・・・共通の端子、 3・・・半導体基板 第 図
Claims (3)
- (1)基板上に形成された複数のMOSキャパシタの各
ゲート電極に狭幅部を有する金属配線を接続し、この金
属配線を共通の端子に接続した半導体評価装置。 - (2)請求項(1)記載の半導体評価装置を用いて、共
通の端子に定電圧を供給し、前記共通の端子と基板との
間の電流値を観測するTDDB試験方法。 - (3)請求項(1)記載の半導体評価装置を用いて、共
通の端子に定電流を供給し、前記共通の端子と基板との
間の電圧値を観測するTDDB試験方法。
Priority Applications (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP27115890A JPH04146644A (ja) | 1990-10-08 | 1990-10-08 | 半導体評価装置およびそれを用いたtddb試験方法 |
Applications Claiming Priority (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP27115890A JPH04146644A (ja) | 1990-10-08 | 1990-10-08 | 半導体評価装置およびそれを用いたtddb試験方法 |
Publications (1)
Publication Number | Publication Date |
---|---|
JPH04146644A true JPH04146644A (ja) | 1992-05-20 |
Family
ID=17496147
Family Applications (1)
Application Number | Title | Priority Date | Filing Date |
---|---|---|---|
JP27115890A Pending JPH04146644A (ja) | 1990-10-08 | 1990-10-08 | 半導体評価装置およびそれを用いたtddb試験方法 |
Country Status (1)
Country | Link |
---|---|
JP (1) | JPH04146644A (ja) |
Cited By (1)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
JP2007235042A (ja) * | 2006-03-03 | 2007-09-13 | Sumco Corp | 半導体素子の評価方法、ならびに半導体ウェーハの品質評価方法および製造方法 |
-
1990
- 1990-10-08 JP JP27115890A patent/JPH04146644A/ja active Pending
Cited By (1)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
JP2007235042A (ja) * | 2006-03-03 | 2007-09-13 | Sumco Corp | 半導体素子の評価方法、ならびに半導体ウェーハの品質評価方法および製造方法 |
Similar Documents
Publication | Publication Date | Title |
---|---|---|
US5889408A (en) | Delta IDDQ testing | |
US20110199093A1 (en) | Method for inspecting electrostatic chuck, and electrostatic chuck apparatus | |
JP2003133377A (ja) | 多層配線構造の検査パターン、検査パターンを備えた半導体装置、半導体装置の検査方法、及び半導体装置の検査システム | |
EP1118867B1 (en) | Method for testing a CMOS integrated circuit | |
US6281694B1 (en) | Monitor method for testing probe pins | |
JPH04146644A (ja) | 半導体評価装置およびそれを用いたtddb試験方法 | |
US6239605B1 (en) | Method to perform IDDQ testing in the presence of high background leakage current | |
JP2000232141A (ja) | 半導体パッケージ用基板の導通検査方法 | |
US6230293B1 (en) | Method for quality and reliability assurance testing of integrated circuits using differential Iddq screening in lieu of burn-in | |
JP2005049314A (ja) | プロービングテスト法およびプローブ状態検出装置 | |
JP2002141388A (ja) | 半導体装置の評価方法及びその評価装置 | |
TWI735915B (zh) | 與面向受測裝置側之光源整合的晶圓探針卡及製造方法 | |
JP2584093B2 (ja) | 絶縁膜の信頼性評価方法 | |
JP2004233171A (ja) | 半導体装置の組立不良解析装置およびその不良解析方法 | |
JPS63124442A (ja) | 半導体素子の検査方法 | |
JP2755220B2 (ja) | 半導体集積回路装置及びその検査方法 | |
JPS6371669A (ja) | 電子回路装置の検査方法 | |
CN117368576A (zh) | 互连结构阻抗测量电路、测量装置及测量方法 | |
JP2000046896A (ja) | 半導体cmos集積回路の試験装置 | |
KR20040096399A (ko) | 셀프 비아 측정이 가능한 반도체 소자 및 이를 위한 비아측정 장치 그리고 그 방법 | |
JPH0737954A (ja) | コンタクト不良検出装置 | |
JPH02221880A (ja) | 半導体装置の電気的特性の測定方法 | |
JPH08288349A (ja) | 絶縁膜の不良解析方法 | |
JPH0220037A (ja) | 半導体装置検査方法 | |
JPH03239973A (ja) | 経時絶縁破壊測定用素子 |