JPH04146644A - 半導体評価装置およびそれを用いたｔｄｄｂ試験方法 - Google Patents
半導体評価装置およびそれを用いたｔｄｄｂ試験方法Info
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- JPH04146644A JPH04146644A JP27115890A JP27115890A JPH04146644A JP H04146644 A JPH04146644 A JP H04146644A JP 27115890 A JP27115890 A JP 27115890A JP 27115890 A JP27115890 A JP 27115890A JP H04146644 A JPH04146644 A JP H04146644A
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- Testing Or Measuring Of Semiconductors Or The Like (AREA)
- Insulated Gate Type Field-Effect Transistor (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
〔産業上の利用分野〕
この発明は、半導体評価装置およびそれを用いたＴＤＤ
Ｂ試験方法に関するものである。
Ｂ試験方法に関するものである。
近年、ＬＳＩの大規模化および微細化に伴いゲート酸化
膜の信頼性か益々重要になってきている。
膜の信頼性か益々重要になってきている。
従来、ゲート醇化膜のＴ Ｄ Ｄ Ｂ （Ｔｉｍｅ Ｄ
ｅｐｅｎｄｅｎｔＤｉｅｌｅｃｔｒｉｃ Ｂｒｅａｋｄ
ｏｗｎ ；経時的絶縁破壊）試験には、数個の独立した
大容量のＭＯＳキャパシタか使われている。
ｅｐｅｎｄｅｎｔＤｉｅｌｅｃｔｒｉｃ Ｂｒｅａｋｄ
ｏｗｎ ；経時的絶縁破壊）試験には、数個の独立した
大容量のＭＯＳキャパシタか使われている。
しかしなから、従来のような数個の独立した大容量のＭ
ＯＳキャパシタを使用したＴＤＤＢ試験方法では、試験
に長時間を要する。すなわち、個々のＭＯＳキャパシタ
を破壊してそのゲート酸化膜の寿命を推定する場合、ス
トレス強度（電界または電流）はある一定値より上げら
れないため、ストレス時間を長くしなければならない。
ＯＳキャパシタを使用したＴＤＤＢ試験方法では、試験
に長時間を要する。すなわち、個々のＭＯＳキャパシタ
を破壊してそのゲート酸化膜の寿命を推定する場合、ス
トレス強度（電界または電流）はある一定値より上げら
れないため、ストレス時間を長くしなければならない。
さらに、統計的に有意性のある不良率（寿命）を算出す
るためには、サンプルを多く採らなければならない。
るためには、サンプルを多く採らなければならない。
このため酸化膜の寿命を推定するには、膨大な時間を要
する。
する。
上記の問題を解決するために、同時に複数のＭＯＳキャ
パシタのＴＤＤＢ試験を行うという方法がある。しかし
、この方法ではサンプルの数たけ電流計、を圧計か必要
になり、測定系か高価になる。
パシタのＴＤＤＢ試験を行うという方法がある。しかし
、この方法ではサンプルの数たけ電流計、を圧計か必要
になり、測定系か高価になる。
また、信頼性物理における欠陥密度の面積換算の考え方
から、例えばゲート面積か１ｍｍ’のＭＯＳキャパシタ
１０個の測定と１０ｍｍ’のＭＯＳキャパシタ１個の測
定は等価であると考え、大ゲート面積のＭＯＳキャパシ
タを測定する方法かある。
から、例えばゲート面積か１ｍｍ’のＭＯＳキャパシタ
１０個の測定と１０ｍｍ’のＭＯＳキャパシタ１個の測
定は等価であると考え、大ゲート面積のＭＯＳキャパシ
タを測定する方法かある。
しかし、実際には１０個のｌ ｍｍ２のＭＯＳキャパシ
タがすべて破壊する場合か、すべて破壊しない場合にの
み、１０ｍｍ２のＭＯＳキャパシタ１個の測定と等価で
ある。１個の１０ｍｍ２のＭＯＳキャパシタを試験した
場合、不良率は１００％または０％となるか、１０個の
１ｍｍ２のＭＯＳキャパシタを試験した場合、不良率は
０％から１００％まで１０％毎に算出てき、後者の方か
精度のよい試験が可能となる。しかし、小ゲート面積の
ＭＯＳキャパシタを多数測定するには、長時間を要し非
効率的である。
タがすべて破壊する場合か、すべて破壊しない場合にの
み、１０ｍｍ２のＭＯＳキャパシタ１個の測定と等価で
ある。１個の１０ｍｍ２のＭＯＳキャパシタを試験した
場合、不良率は１００％または０％となるか、１０個の
１ｍｍ２のＭＯＳキャパシタを試験した場合、不良率は
０％から１００％まで１０％毎に算出てき、後者の方か
精度のよい試験が可能となる。しかし、小ゲート面積の
ＭＯＳキャパシタを多数測定するには、長時間を要し非
効率的である。
この発明の目的は、短時間でしかも高精度のＴＤＤＥ試
験を行うことのできる半導体評価装置およびそれを用い
たＴＤＤＢ試験方法を提供することである。
験を行うことのできる半導体評価装置およびそれを用い
たＴＤＤＢ試験方法を提供することである。
請求項（１）記載の半導体評価装置は、基板上に形成さ
れた複数のＭＯＳキャパシタの各ゲート電極に狭幅部を
存する金属配線を接続し、この金属配線を共通の端子に
接続している。
れた複数のＭＯＳキャパシタの各ゲート電極に狭幅部を
存する金属配線を接続し、この金属配線を共通の端子に
接続している。
請求項（２）記載のＴＤＤＢ試験方法は、請求項（１）
記載の半導体評価装置を用いて、共通の端子に定電圧を
供給し、共通の端子と基板との間の電流値を観測するも
のである。
記載の半導体評価装置を用いて、共通の端子に定電圧を
供給し、共通の端子と基板との間の電流値を観測するも
のである。
請求項（３）記載のＴＤＤＢ試験方法は、請求項（１）
記載の半導体評価装置を用いて、共通の端子に定電流を
供給し、共通の端子と基板との間の電圧値を観測するも
のである。
記載の半導体評価装置を用いて、共通の端子に定電流を
供給し、共通の端子と基板との間の電圧値を観測するも
のである。
この発明の構成によれば、共通の端子に定電圧を供給す
ると、すへてのＭＯＳキャパシタのゲート酸化膜中をＦ
ｏｗｌｅｒ−Ｎｏｒｄｈｅｉｍ電流が流れる。試験かす
すみＭＯＳキャパシタの１つか破壊されると、その瞬間
破壊されたＭＯＳキャパシタにすへての電流か流れ込み
、観測している電流値か急激に変化するため破壊したこ
とか判断てきる。そしてその直後、破壊されたＭＯＳキ
ャパシタのケート電極に接続した金属配線の狭幅部か大
電流により溶断し、破壊されていないＭＯＳキャパシタ
に定電圧か供給されて試験か続行される。
ると、すへてのＭＯＳキャパシタのゲート酸化膜中をＦ
ｏｗｌｅｒ−Ｎｏｒｄｈｅｉｍ電流が流れる。試験かす
すみＭＯＳキャパシタの１つか破壊されると、その瞬間
破壊されたＭＯＳキャパシタにすへての電流か流れ込み
、観測している電流値か急激に変化するため破壊したこ
とか判断てきる。そしてその直後、破壊されたＭＯＳキ
ャパシタのケート電極に接続した金属配線の狭幅部か大
電流により溶断し、破壊されていないＭＯＳキャパシタ
に定電圧か供給されて試験か続行される。
また、共通の端子に定電流を供給すると、すへてのＭＯ
Ｓキャパシタに一定の電流か流れる。試験かすすみＭＯ
Ｓキャパシタの１つか破壊されると、その瞬間破壊され
たＭＯＳキャパシタにすへての電流か流れ込み、観測し
ている電圧値か急激に変化するため破壊したことか判断
てきる。そしてその直後、破壊されたＭＯＳキャパシタ
のゲート電極に接続した金属配線の狭幅部か大電流によ
り溶断し、破壊されていないＭＯＳキャパシタに定電流
か供給されて試験が続行される。
Ｓキャパシタに一定の電流か流れる。試験かすすみＭＯ
Ｓキャパシタの１つか破壊されると、その瞬間破壊され
たＭＯＳキャパシタにすへての電流か流れ込み、観測し
ている電圧値か急激に変化するため破壊したことか判断
てきる。そしてその直後、破壊されたＭＯＳキャパシタ
のゲート電極に接続した金属配線の狭幅部か大電流によ
り溶断し、破壊されていないＭＯＳキャパシタに定電流
か供給されて試験が続行される。
第１図はこの発明の一実施例の半導体評価装置の平面図
である。
である。
この半導体評価装置は、第１図に示すように、半導体基
板上に形成した５個のＭＯＳキャパシタのゲート電極】
を、大電流により溶断可能な狭幅部３ａを有する金属配
線３に接続している。なお、２はゲート酸化膜、４はゲ
ート電極Ｊと金属配線３とのコンタクトである。
板上に形成した５個のＭＯＳキャパシタのゲート電極】
を、大電流により溶断可能な狭幅部３ａを有する金属配
線３に接続している。なお、２はゲート酸化膜、４はゲ
ート電極Ｊと金属配線３とのコンタクトである。
この実施例の半導体評価装置では、各ゲート電極Ｊに接
続した金属配線３を共通の端子５に接続しているため、
同時に５個のＭＯＳキャパシタにストレス（電流または
電圧）を与えることができ、１つの電流計または１つの
電圧計によりＴＤＤＢ試験を行うことかできる。
続した金属配線３を共通の端子５に接続しているため、
同時に５個のＭＯＳキャパシタにストレス（電流または
電圧）を与えることができ、１つの電流計または１つの
電圧計によりＴＤＤＢ試験を行うことかできる。
以下、第２図ないし第５図を参照しながら、第１図に示
した半導体評価装置を用いたＴＤＤＢ試験方法について
説明する。
した半導体評価装置を用いたＴＤＤＢ試験方法について
説明する。
第２図はＴＤＤＢ試験に用いる試料の断面図とゲート電
極に定電圧を印加した場合のＴＤＤＢ試験の模式図であ
る。
極に定電圧を印加した場合のＴＤＤＢ試験の模式図であ
る。
このＴＤＤＢ試験方法は、第２図に示すように電圧源１
５からプローブ１４によりゲート電極１１に定電圧を印
加し、電流計１６により電流値を測定し、この電流値の
変化によりＴＤＤＢを測定するものである。なお、１２
はゲート酸化膜、１３は半導体基板である。
５からプローブ１４によりゲート電極１１に定電圧を印
加し、電流計１６により電流値を測定し、この電流値の
変化によりＴＤＤＢを測定するものである。なお、１２
はゲート酸化膜、１３は半導体基板である。
第３図は第１図の半導体評価装置を用いて第２図の方法
によりＴＤＤＢ試験を行う場合の回路図である。
によりＴＤＤＢ試験を行う場合の回路図である。
まず、第３図（ａｌに示すように、並列に接続したＭＯ
ＳキャパシタＣ７〜Ｃ５かすべて破壊していないときは
、すへてのＭＯＳキャパシタＣ３〜Ｃ６のゲート酸化膜
中をＦｏｗｌｅｒ−Ｎｏｒｄｈｅｉｍ電流か流れる。そ
れぞれのＭＯＳキャパシタＣ３〜Ｃ５のゲー酸化膜中を
流れる電流値をＩ ＦＮとすると、電流計１６には５×
ＩＦＮの電流値が測定される。
ＳキャパシタＣ７〜Ｃ５かすべて破壊していないときは
、すへてのＭＯＳキャパシタＣ３〜Ｃ６のゲート酸化膜
中をＦｏｗｌｅｒ−Ｎｏｒｄｈｅｉｍ電流か流れる。そ
れぞれのＭＯＳキャパシタＣ３〜Ｃ５のゲー酸化膜中を
流れる電流値をＩ ＦＮとすると、電流計１６には５×
ＩＦＮの電流値が測定される。
つぎに、試験かすすみ第３図（ｂ）に示すように、例え
ば１つのＭＯＳキャパシタＣ４か破壊すると、その部分
か短絡したことになるためすへての電流か流れ込む。こ
のとき、電流計１６の値は大きく変化し、破壊か発生し
たことか明らかになる。
ば１つのＭＯＳキャパシタＣ４か破壊すると、その部分
か短絡したことになるためすへての電流か流れ込む。こ
のとき、電流計１６の値は大きく変化し、破壊か発生し
たことか明らかになる。
しかし、つぎの瞬間、第３図（Ｃ）に示すように、金属
配線の狭幅部か大電流により溶断しオーブンの状態とな
り、定電圧は破壊されていないＭＯＳキャパシタｃ、、
ｃ２．ｃ、、ｃ、のゲート電極に印加され、試験か続行
される。
配線の狭幅部か大電流により溶断しオーブンの状態とな
り、定電圧は破壊されていないＭＯＳキャパシタｃ、、
ｃ２．ｃ、、ｃ、のゲート電極に印加され、試験か続行
される。
第４図はＴＤＤＢ試験に用いる試料の断面図とゲート酸
化膜に定電流を供給した場合のＴＤＤＢ試験の模式図で
ある。
化膜に定電流を供給した場合のＴＤＤＢ試験の模式図で
ある。
このＴＤＤＢ試験方法は、第４図に示すように電流源１
７からプローブ１４によりゲート電極１１に定電流を供
給し、電圧計１８によりケート電極１１と半導体基板１
３との間の電圧値を測定し、この電圧値の変化によりＴ
ＤＤＢを測定するものである。なお、１２はゲート酸化
膜である。
７からプローブ１４によりゲート電極１１に定電流を供
給し、電圧計１８によりケート電極１１と半導体基板１
３との間の電圧値を測定し、この電圧値の変化によりＴ
ＤＤＢを測定するものである。なお、１２はゲート酸化
膜である。
第５図は第１図の半導体評価装置を用いて第４図の方法
によりＴＤＤＢ試験を行う場合の回路図である。
によりＴＤＤＢ試験を行う場合の回路図である。
まず、第５図（ａ）に示すように、並列に接続したＭＯ
ＳキャパシタＣ３〜Ｃ５かすへて破壊していないときは
、すべてのＭＯＳキャパシタ０１〜Ｃ５に一定の電流Ｉ
。か流れる。また、それぞれのＭＯＳキャパシタ０１〜
Ｃ５のゲート酸化膜には、Ｆｏｗｌｅｒ−Ｎｏｒｄｈｅ
ｉｍ を温特性にしたかった電圧か印加される。この電
圧値をＶ ＦＮとすると、電圧計１８には■いの電圧値
が測定される。
ＳキャパシタＣ３〜Ｃ５かすへて破壊していないときは
、すべてのＭＯＳキャパシタ０１〜Ｃ５に一定の電流Ｉ
。か流れる。また、それぞれのＭＯＳキャパシタ０１〜
Ｃ５のゲート酸化膜には、Ｆｏｗｌｅｒ−Ｎｏｒｄｈｅ
ｉｍ を温特性にしたかった電圧か印加される。この電
圧値をＶ ＦＮとすると、電圧計１８には■いの電圧値
が測定される。
つぎに、試験かすすみ第５図（ｂ）に示すように、例え
ば１つのＭＯＳキャパシタＣ４か破壊すると、その部分
が短絡したことになるためすべての電流５ｘｌｏか流れ
込む。このとき、電圧計１８の値よ大きく変化し、破壊
か発生したことか明らかになる。
ば１つのＭＯＳキャパシタＣ４か破壊すると、その部分
が短絡したことになるためすべての電流５ｘｌｏか流れ
込む。このとき、電圧計１８の値よ大きく変化し、破壊
か発生したことか明らかになる。
しかし、つぎの瞬間、第５図（Ｃ）に示すように、金属
配線の細くなった部分か大電流により溶断しオープンの
状態となり、電流源１７からの電流５×Ｉｏは破壊され
ていないＭＯＳキャパシタＣ８Ｃ２，Ｃ，、Ｃ，に供給
され、試験か続行される。
配線の細くなった部分か大電流により溶断しオープンの
状態となり、電流源１７からの電流５×Ｉｏは破壊され
ていないＭＯＳキャパシタＣ８Ｃ２，Ｃ，、Ｃ，に供給
され、試験か続行される。
この発明の半導体評価装置およびそれを用いたＴＤＤＢ
試験方法は、共通の端子から、同時に複数のＭＯＳキャ
パシタに定電圧または定電流を供給し、観測している電
流値または電圧値か急激に変化することにより破壊した
ことか判断てきる。
試験方法は、共通の端子から、同時に複数のＭＯＳキャ
パシタに定電圧または定電流を供給し、観測している電
流値または電圧値か急激に変化することにより破壊した
ことか判断てきる。
そしてその直後、破壊されたＭＯＳキャパシタのゲート
電極に接続した金属配線の狭幅部か溶断し、破壊されて
いないＭＯＳキャパシタに定電圧または定電流か供給さ
れて試験か続行される。この結果、短時間てしかも高精
度のＴＤＤＢ試験を行うことかできる。
電極に接続した金属配線の狭幅部か溶断し、破壊されて
いないＭＯＳキャパシタに定電圧または定電流か供給さ
れて試験か続行される。この結果、短時間てしかも高精
度のＴＤＤＢ試験を行うことかできる。
第１図はこの発明の一実施例の半導体評価装置の平面図
、第２図はＴＤＤＢ試験に用いる試料の断面図とゲート
電極に定電圧を印加した場合のＴＤＤＢ試験の模式図、
第３図は第１図の半導体評価装置を用いて第２図の方法
によりＴＤＤＢ試験を行う場合の回路図、第４図はＴＤ
ＤＢ試験に用いる試料の断面図とゲート酸化膜に定電流
を供給した場合のＴＤＤＢ試験の模式図、第５図は第１
図の半導体評価装置を用いて第４図の方法によりＴＤＤ
Ｂ試験を行う場合の回路図である。 １．１１・・・ゲート電極、３・・金属配線、３ａ・狭
幅部、 ５・・・共通の端子、 ３・・・半導体基板 第 図
、第２図はＴＤＤＢ試験に用いる試料の断面図とゲート
電極に定電圧を印加した場合のＴＤＤＢ試験の模式図、
第３図は第１図の半導体評価装置を用いて第２図の方法
によりＴＤＤＢ試験を行う場合の回路図、第４図はＴＤ
ＤＢ試験に用いる試料の断面図とゲート酸化膜に定電流
を供給した場合のＴＤＤＢ試験の模式図、第５図は第１
図の半導体評価装置を用いて第４図の方法によりＴＤＤ
Ｂ試験を行う場合の回路図である。 １．１１・・・ゲート電極、３・・金属配線、３ａ・狭
幅部、 ５・・・共通の端子、 ３・・・半導体基板 第 図
Claims (3)
- （１）基板上に形成された複数のＭＯＳキャパシタの各
ゲート電極に狭幅部を有する金属配線を接続し、この金
属配線を共通の端子に接続した半導体評価装置。 - （２）請求項（１）記載の半導体評価装置を用いて、共
通の端子に定電圧を供給し、前記共通の端子と基板との
間の電流値を観測するＴＤＤＢ試験方法。 - （３）請求項（１）記載の半導体評価装置を用いて、共
通の端子に定電流を供給し、前記共通の端子と基板との
間の電圧値を観測するＴＤＤＢ試験方法。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP27115890A JPH04146644A (ja) | 1990-10-08 | 1990-10-08 | 半導体評価装置およびそれを用いたｔｄｄｂ試験方法 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP27115890A JPH04146644A (ja) | 1990-10-08 | 1990-10-08 | 半導体評価装置およびそれを用いたｔｄｄｂ試験方法 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH04146644A true JPH04146644A (ja) | 1992-05-20 |
Family
ID=17496147
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP27115890A Pending JPH04146644A (ja) | 1990-10-08 | 1990-10-08 | 半導体評価装置およびそれを用いたｔｄｄｂ試験方法 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH04146644A (ja) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2007235042A (ja) * | 2006-03-03 | 2007-09-13 | Sumco Corp | 半導体素子の評価方法、ならびに半導体ウェーハの品質評価方法および製造方法 |
-
1990
- 1990-10-08 JP JP27115890A patent/JPH04146644A/ja active Pending
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2007235042A (ja) * | 2006-03-03 | 2007-09-13 | Sumco Corp | 半導体素子の評価方法、ならびに半導体ウェーハの品質評価方法および製造方法 |
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