JP2000046896A - 半導体ｃｍｏｓ集積回路の試験装置 - Google Patents
半導体ｃｍｏｓ集積回路の試験装置Info
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- JP2000046896A JP2000046896A JP10213575A JP21357598A JP2000046896A JP 2000046896 A JP2000046896 A JP 2000046896A JP 10213575 A JP10213575 A JP 10213575A JP 21357598 A JP21357598 A JP 21357598A JP 2000046896 A JP2000046896 A JP 2000046896A
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Abstract
(57)【要約】
【課題】 入力プルアップ抵抗の様な、ＤＣパスを有す
る半導体ＣＭＯＳ集積回路でもＤＣパスを遮断するＩＤ
ＤＱテスト用回路を、半導体ＣＭＯＳ集積回路同一チッ
プ内に内蔵し、ＩＤＤＱテストの前にＤＣパスの貫通電
流を回避する方法があるが、チップサイズが増大しコス
トが上昇するなどの問題がある。 【解決手段】 静止時電源電流を測定し電圧変換する第
１の高精度電流測定器１０１とＤＵＴ１０２の各入力電
流を測定し電圧変換する第２の高精度電流測定器１０３
ａ1〜１０３ａN、全入力電流の総和を求める為加算し、
ＤＣパスの貫通電流を含んだ静止時電源電流から全入力
電流を減算器１０５にて差し引くことにより、ＤＵＴ１
０２の正味の静止時消費電流と故障及び、耐圧不良等が
あった場合、それら起因によるリーク電流を含んだ電流
値が求められる。その演算により求められたＤＵＴ１０
２静止時電源電流値を比較／判定回路１０６にて、予め
設定した判定基準値と比較し、良否を判定することがで
きる。
る半導体ＣＭＯＳ集積回路でもＤＣパスを遮断するＩＤ
ＤＱテスト用回路を、半導体ＣＭＯＳ集積回路同一チッ
プ内に内蔵し、ＩＤＤＱテストの前にＤＣパスの貫通電
流を回避する方法があるが、チップサイズが増大しコス
トが上昇するなどの問題がある。 【解決手段】 静止時電源電流を測定し電圧変換する第
１の高精度電流測定器１０１とＤＵＴ１０２の各入力電
流を測定し電圧変換する第２の高精度電流測定器１０３
ａ1〜１０３ａN、全入力電流の総和を求める為加算し、
ＤＣパスの貫通電流を含んだ静止時電源電流から全入力
電流を減算器１０５にて差し引くことにより、ＤＵＴ１
０２の正味の静止時消費電流と故障及び、耐圧不良等が
あった場合、それら起因によるリーク電流を含んだ電流
値が求められる。その演算により求められたＤＵＴ１０
２静止時電源電流値を比較／判定回路１０６にて、予め
設定した判定基準値と比較し、良否を判定することがで
きる。
Description
【０００１】
【発明の属する技術分野】本発明は、半導体ＣＭＯＳ集
積回路の良否判定を容易にかつ合理的に行う試験装置に
関する。
積回路の良否判定を容易にかつ合理的に行う試験装置に
関する。
【０００２】
【従来の技術】半導体ＣＭＯＳ集積回路の品質向上を図
る試験方法としてＩＤＤＱテストがある。
る試験方法としてＩＤＤＱテストがある。
【０００３】このＩＤＤＱテストとは、被測定デバイス
（以下、「ＤＵＴ」と称す）にテストパターンを順次入
力しながら、内部の論理状態を定常状態とし、静止時電
源電流を測定する方法で、半導体ＣＭＯＳ集積回路の静
止時電源電流が原理的にゼロであることを利用したテス
ト方法である。
（以下、「ＤＵＴ」と称す）にテストパターンを順次入
力しながら、内部の論理状態を定常状態とし、静止時電
源電流を測定する方法で、半導体ＣＭＯＳ集積回路の静
止時電源電流が原理的にゼロであることを利用したテス
ト方法である。
【０００４】もし、ＤＵＴ内部回路で縮退故障や耐圧不
良により、静止時電源電流が本来ゼロにもかかわらずリ
ーク電流が発生した場合、ＤＵＴは不良品と判定でき
る。但し、この方法で測定し検出されるリーク電流は、
主に内部回路の故障に起因して発生する微小電流（μＡ
程度あるいはこれ以下）である。
良により、静止時電源電流が本来ゼロにもかかわらずリ
ーク電流が発生した場合、ＤＵＴは不良品と判定でき
る。但し、この方法で測定し検出されるリーク電流は、
主に内部回路の故障に起因して発生する微小電流（μＡ
程度あるいはこれ以下）である。
【０００５】それに対し、プルアップ／ダウン抵抗やア
ナログ回路等のデバイスが静止した状態で存在する電流
経路（以下、「ＤＣパス」と称す）を有する回路の場
合、ＤＣパスから生じる貫通電流はＤＣパス１つ当たり
１ｍＡ程度のものもある。このためＤＣパスを有する回
路の場合、本来検出したい回路の故障起因から生じるリ
ーク電流が、貫通電流の影響により埋もれてしまい、静
止時消費電流の増加の有無が判定困難となる。
ナログ回路等のデバイスが静止した状態で存在する電流
経路（以下、「ＤＣパス」と称す）を有する回路の場
合、ＤＣパスから生じる貫通電流はＤＣパス１つ当たり
１ｍＡ程度のものもある。このためＤＣパスを有する回
路の場合、本来検出したい回路の故障起因から生じるリ
ーク電流が、貫通電流の影響により埋もれてしまい、静
止時消費電流の増加の有無が判定困難となる。
【０００６】上記問題を解決するための従来技術として
下記の様な方法がある。
下記の様な方法がある。
【０００７】半導体ＣＭＯＳ集積回路のＤＣパスとして
代表的なものに、入力のプルアップ抵抗があるが、入力
電圧がローレベルの状態では電源端子から入力端子にＤ
Ｃパスによる貫通電流が流れる。ＩＤＤＱテストを行う
際に、このプルアップ抵抗により電源から流れる貫通電
流による影響を回避する方法として、例えば、入力のプ
ルアップ抵抗を分離するテスト回路を付加し抵抗による
バイパスを電源から遮断する方法や、電源電圧と入力に
電位差が生じないテストパターンを作成し、プルアップ
電流が流れない様にする方法がある（特開平９−１１３
５７５号公報参照）。
代表的なものに、入力のプルアップ抵抗があるが、入力
電圧がローレベルの状態では電源端子から入力端子にＤ
Ｃパスによる貫通電流が流れる。ＩＤＤＱテストを行う
際に、このプルアップ抵抗により電源から流れる貫通電
流による影響を回避する方法として、例えば、入力のプ
ルアップ抵抗を分離するテスト回路を付加し抵抗による
バイパスを電源から遮断する方法や、電源電圧と入力に
電位差が生じないテストパターンを作成し、プルアップ
電流が流れない様にする方法がある（特開平９−１１３
５７５号公報参照）。
【０００８】または、ＤＣパスの貫通電流を予め測定し
記憶させたり、シミュレーション等で予測を行い、その
結果に対し演算処理をして判定する方法等があるが（特
開平７−１２８８６号公報、特開平９−８０１１４号公
報参照），ＤＣパスのない場合に比べＩＤＤＱテストを
容易に行えないことが多い。
記憶させたり、シミュレーション等で予測を行い、その
結果に対し演算処理をして判定する方法等があるが（特
開平７−１２８８６号公報、特開平９−８０１１４号公
報参照），ＤＣパスのない場合に比べＩＤＤＱテストを
容易に行えないことが多い。
【０００９】
【発明が解決しようとする課題】入力プルアップ抵抗の
様な、ＤＣパスを有する半導体ＣＭＯＳ集積回路でもＤ
Ｃパスを遮断するＩＤＤＱテスト用回路を、半導体ＣＭ
ＯＳ集積回路同一チップ内に内蔵し、ＩＤＤＱテストの
前にＤＣパスの貫通電流を回避する方法があるが、チッ
プサイズが増大しコストが上昇するなどの問題がある。
様な、ＤＣパスを有する半導体ＣＭＯＳ集積回路でもＤ
Ｃパスを遮断するＩＤＤＱテスト用回路を、半導体ＣＭ
ＯＳ集積回路同一チップ内に内蔵し、ＩＤＤＱテストの
前にＤＣパスの貫通電流を回避する方法があるが、チッ
プサイズが増大しコストが上昇するなどの問題がある。
【００１０】また、ＩＤＤＱテストにより測定された静
止時消費電流から、演算処理にて予測したＤＣパスの貫
通電流を差し引けば良否判定試験は可能であるが、あく
までもその貫通電流は疑似的なものであり、実際に測定
するＤＵＴの貫通電流と予測した貫通電流の間ではＤＵ
Ｔの特性状態により差が生じる。
止時消費電流から、演算処理にて予測したＤＣパスの貫
通電流を差し引けば良否判定試験は可能であるが、あく
までもその貫通電流は疑似的なものであり、実際に測定
するＤＵＴの貫通電流と予測した貫通電流の間ではＤＵ
Ｔの特性状態により差が生じる。
【００１１】また、同タイプのＤＣパスが複数ある場合
でも、個々のＤＣパスにより微妙に電流値の違いがあり
貫通電流の正確な予測は困難である。その為、特性の振
れを考慮した余裕のある貫通電流値を予測しなければな
らない。よって、微少電流値での判定を行うＩＤＤＱテ
ストでは信頼性に欠ける事となる。当然、予めＤＵＴの
貫通電流を測定しその基準となる貫通電流値を記憶させ
ておき差し引く場合でも同様であり、基準となる貫通電
流を補正するか、貫通電流を差し引いた後の電流値の良
否判定許容値に余裕を持たせる必要がある。更に、演算
処理の為のテスト時間が長くなる等の問題がある。
でも、個々のＤＣパスにより微妙に電流値の違いがあり
貫通電流の正確な予測は困難である。その為、特性の振
れを考慮した余裕のある貫通電流値を予測しなければな
らない。よって、微少電流値での判定を行うＩＤＤＱテ
ストでは信頼性に欠ける事となる。当然、予めＤＵＴの
貫通電流を測定しその基準となる貫通電流値を記憶させ
ておき差し引く場合でも同様であり、基準となる貫通電
流を補正するか、貫通電流を差し引いた後の電流値の良
否判定許容値に余裕を持たせる必要がある。更に、演算
処理の為のテスト時間が長くなる等の問題がある。
【００１２】その他、どうしてもＩＤＤＱテスト用回路
等でＤＣパスが分離出来ない場合は、ＤＣパスの貫通電
流分を加算した状態で判定値を設定する方法もあるが、
通常ＤＣパスの貫通電流がＩＤＤＱテストにより測定さ
れる静止時消費電流の１００倍程度あり、微少電流値の
良否判定試験は問題外であった。この様に品質向上を図
る為の、最終的な良否判定に至るまでには、多大な労力
とある程度の妥協点が必要であった。
等でＤＣパスが分離出来ない場合は、ＤＣパスの貫通電
流分を加算した状態で判定値を設定する方法もあるが、
通常ＤＣパスの貫通電流がＩＤＤＱテストにより測定さ
れる静止時消費電流の１００倍程度あり、微少電流値の
良否判定試験は問題外であった。この様に品質向上を図
る為の、最終的な良否判定に至るまでには、多大な労力
とある程度の妥協点が必要であった。
【００１３】
【課題を解決するための手段】請求項１に記載の半導体
ＣＭＯＳ集積回路の試験装置は、半導体ＣＭＯＳ集積回
路の静止時電源電流を測定する電源電流測定回路と、上
記半導体ＣＭＯＳ集積回路の各入力部にテストパターン
と規定の電圧とを与えながら同時に入力電流を測定する
入力電流測定回路と、上記半導体ＣＭＯＳ集積回路の各
入力部に入力された入力電流測定結果を加算する加算回
路と、上記電源電流測定回路により測定された電源電流
値から上記加算回路により測定された入力電流の加算値
を差し引く減算回路と、上記演算結果を予め設定された
値と比較判定する比較判定回路とを具備することを特徴
とするものである。
ＣＭＯＳ集積回路の試験装置は、半導体ＣＭＯＳ集積回
路の静止時電源電流を測定する電源電流測定回路と、上
記半導体ＣＭＯＳ集積回路の各入力部にテストパターン
と規定の電圧とを与えながら同時に入力電流を測定する
入力電流測定回路と、上記半導体ＣＭＯＳ集積回路の各
入力部に入力された入力電流測定結果を加算する加算回
路と、上記電源電流測定回路により測定された電源電流
値から上記加算回路により測定された入力電流の加算値
を差し引く減算回路と、上記演算結果を予め設定された
値と比較判定する比較判定回路とを具備することを特徴
とするものである。
【００１４】また、請求項２に記載の半導体ＣＭＯＳ集
積回路の試験装置は、上記入力電流測定回路が半導体Ｃ
ＭＯＳ集積回路の各入力に機能テストパターンと規定の
電圧とを与えることを特徴とする、請求項１に記載の半
導体ＣＭＯＳ集積回路の試験装置である。
積回路の試験装置は、上記入力電流測定回路が半導体Ｃ
ＭＯＳ集積回路の各入力に機能テストパターンと規定の
電圧とを与えることを特徴とする、請求項１に記載の半
導体ＣＭＯＳ集積回路の試験装置である。
【００１５】
【発明の実施の形態】以下、一実施の形態に基づいて、
本発明を詳細に説明する。
本発明を詳細に説明する。
【００１６】図１は、本発明の一実施の形態の半導体Ｃ
ＭＯＳ集積回路試験装置の構成図、図４は第２の高精度
電流測定器の構成図である。図１及び図４において、１
００は電源回路、１０１は内部の論理状態を定常状態に
し、静止時電源電流を測定する第１の高精度電流測定
器、１０２はＤＣパスを有する半導体ＣＭＯＳ集積回路
の被測定デバイス、１０３は高精度電流測定回路、１０
３ａ1〜１０３ａNは第２の高精度電流測定器、１０４1
〜１０４Nはドライバ回路、１０５は演算回路、１０５
ａは加算器、１０５ｂは減算器、１０６は比較／判定回
路、１０７1〜１０７Nはコンパレータ回路である。
ＭＯＳ集積回路試験装置の構成図、図４は第２の高精度
電流測定器の構成図である。図１及び図４において、１
００は電源回路、１０１は内部の論理状態を定常状態に
し、静止時電源電流を測定する第１の高精度電流測定
器、１０２はＤＣパスを有する半導体ＣＭＯＳ集積回路
の被測定デバイス、１０３は高精度電流測定回路、１０
３ａ1〜１０３ａNは第２の高精度電流測定器、１０４1
〜１０４Nはドライバ回路、１０５は演算回路、１０５
ａは加算器、１０５ｂは減算器、１０６は比較／判定回
路、１０７1〜１０７Nはコンパレータ回路である。
【００１７】以下、図１を用いて、本発明の実施の形態
の構成を説明する。
の構成を説明する。
【００１８】まず、被測定デバイス（ＤＵＴ）１０２の
電源端子（ＶＤＤ）に静止時電源電流を測定し電圧変換
する第１の高精度電流測定器１０１を介して、電源（Ｖ
Ｓ）１００から規定の電源電圧を印加し、一方、ＤＵＴ
１０２の各入力端子にドライバ回路（（ＤＲ）、今回は
パターン発生器、タイミング発生器、波形整形回路等は
説明図から省略する）１０４1〜１０４Nから、各入力端
子毎に高精度電流測定回路１０３を成す、複数の第２の
高精度電流測定器１０３ａ1、１０３ａ2、・・・１０３
ａNを介して、規定の電圧とタイミングによりテストパ
ターンを与えることによりＤＵＴ１０２の内部論理を定
常状態にし、ＤＣパスの貫通電流を含んだ静止時電源電
流が流れる。
電源端子（ＶＤＤ）に静止時電源電流を測定し電圧変換
する第１の高精度電流測定器１０１を介して、電源（Ｖ
Ｓ）１００から規定の電源電圧を印加し、一方、ＤＵＴ
１０２の各入力端子にドライバ回路（（ＤＲ）、今回は
パターン発生器、タイミング発生器、波形整形回路等は
説明図から省略する）１０４1〜１０４Nから、各入力端
子毎に高精度電流測定回路１０３を成す、複数の第２の
高精度電流測定器１０３ａ1、１０３ａ2、・・・１０３
ａNを介して、規定の電圧とタイミングによりテストパ
ターンを与えることによりＤＵＴ１０２の内部論理を定
常状態にし、ＤＣパスの貫通電流を含んだ静止時電源電
流が流れる。
【００１９】そして、高精度電流測定回路１０３の各第
２の高精度電流測定器１０３ａ1〜１０３ａNからの出力
部が加算器１０５ａの入力部に接続され、第１の高精度
電流測定器１０１の出力部と加算器１０５ａの出力部と
が減算器１０５ｂの入力部に接続されている。なお、演
算部１０５は加算器１０５ａと減算器１０５ｂとから成
る。
２の高精度電流測定器１０３ａ1〜１０３ａNからの出力
部が加算器１０５ａの入力部に接続され、第１の高精度
電流測定器１０１の出力部と加算器１０５ａの出力部と
が減算器１０５ｂの入力部に接続されている。なお、演
算部１０５は加算器１０５ａと減算器１０５ｂとから成
る。
【００２０】また、比較／判定回路１０６の比較器の入
力部に、減算器１０５ｂの出力部が接続されており、判
定基準電圧と減算器１０５ｂの出力とを比較する。ま
た、ＤＵＴ１０２の入力端子からドライバ１０４により
与えているテストパターンに機能試験用のテストパター
ンを用いることにより、出力動作結果を規定の設定アド
レスごとにコンパレータ（ＣＯＭＰ）１０７1〜１０７N
で観測することにより、機能試験も同時に行うことがで
きる。
力部に、減算器１０５ｂの出力部が接続されており、判
定基準電圧と減算器１０５ｂの出力とを比較する。ま
た、ＤＵＴ１０２の入力端子からドライバ１０４により
与えているテストパターンに機能試験用のテストパター
ンを用いることにより、出力動作結果を規定の設定アド
レスごとにコンパレータ（ＣＯＭＰ）１０７1〜１０７N
で観測することにより、機能試験も同時に行うことがで
きる。
【００２１】次に、図２、図３のタイミングチャートに
て、本発明の詳細な動作説明をする。
て、本発明の詳細な動作説明をする。
【００２２】図２は良品ＤＵＴを試験した際の動作を示
すものであるが、ＤＵＴ１０２に電源１００から規定の
電源電圧が印加され、各入力端子にはドライバ１０４か
ら規定の電圧とタイミングにより機能試験用テストパタ
ーンが与えられる。それにより例えば、アドレス１１の
様にＡの入力電流（ＤＣパスの貫通電流）を含む静止時
電源電流が第１の高精度電流測定器１０１で測定され
る。
すものであるが、ＤＵＴ１０２に電源１００から規定の
電源電圧が印加され、各入力端子にはドライバ１０４か
ら規定の電圧とタイミングにより機能試験用テストパタ
ーンが与えられる。それにより例えば、アドレス１１の
様にＡの入力電流（ＤＣパスの貫通電流）を含む静止時
電源電流が第１の高精度電流測定器１０１で測定され
る。
【００２３】また、各入力端子にも入力電流（ＤＣパス
の貫通電流）が流れ、それぞれの入力端子に流れる入力
電流が第２の高精度電流測定器１０３ａ1〜１０３ａNに
て測定される。その各入力電流の総和であるＡ’の電流
（電圧変換された）が演算回路１０５の加算器１０５ａ
にて求められ、さらに減算器１０５ｂにて全入力電流
（ＤＣパスの貫通電流の総和）を含んだ静止時電源電流
から全入力電流Ａ’を差し引く事により正味の静止時電
源電流が求められる。
の貫通電流）が流れ、それぞれの入力端子に流れる入力
電流が第２の高精度電流測定器１０３ａ1〜１０３ａNに
て測定される。その各入力電流の総和であるＡ’の電流
（電圧変換された）が演算回路１０５の加算器１０５ａ
にて求められ、さらに減算器１０５ｂにて全入力電流
（ＤＣパスの貫通電流の総和）を含んだ静止時電源電流
から全入力電流Ａ’を差し引く事により正味の静止時電
源電流が求められる。
【００２４】その静止時電源電流値（電圧変換された）
を比較／判定回路１０６にて予め設定された規定の判定
基準値と比較し良否判定を行う事ができる。
を比較／判定回路１０６にて予め設定された規定の判定
基準値と比較し良否判定を行う事ができる。
【００２５】図３は、図２と同様の測定条件にて不良品
ＤＵＴを試験したタイミングチャートである。例えば、
アドレス１３の様に全入力電流Ｂとは別に故障によるリ
ーク電流Ｃを含んだ静止時電源電流が測定された場合、
減算器１０５にて全入力電流Ｂ’を差し引く事により、
故障によるリーク電流Ｃ’が求められ、規定の判定基準
値を越えている為、不良品として判定される。
ＤＵＴを試験したタイミングチャートである。例えば、
アドレス１３の様に全入力電流Ｂとは別に故障によるリ
ーク電流Ｃを含んだ静止時電源電流が測定された場合、
減算器１０５にて全入力電流Ｂ’を差し引く事により、
故障によるリーク電流Ｃ’が求められ、規定の判定基準
値を越えている為、不良品として判定される。
【００２６】
【発明の効果】以上、詳細に説明したように、本発明は
ＤＣパスを有する半導体ＣＭＯＳ集積回路でも、ＩＤＤ
Ｑ用テスト回路等で予め制御し、ＤＣパスを遮断せずＩ
ＤＤＱテストが実施できる為、ＩＤＤＱ用テスト回路の
追加が不要でチップ面積の増加を防ぐことができる。
ＤＣパスを有する半導体ＣＭＯＳ集積回路でも、ＩＤＤ
Ｑ用テスト回路等で予め制御し、ＤＣパスを遮断せずＩ
ＤＤＱテストが実施できる為、ＩＤＤＱ用テスト回路の
追加が不要でチップ面積の増加を防ぐことができる。
【００２７】また、ＤＣパスの貫通電流を測定アドレス
毎に測定し、その貫通電流をそのまま加減算しながらＩ
ＤＤＱテストを行う事ができる為、前もってＤＣパスの
貫通電流値を測定したり予測して、テスト装置のメモリ
回路に記憶させ演算処理する必要もなく、ＤＵＴの特性
振れや同タイプのＤＣパス間のむらも考慮する必要もな
い。
毎に測定し、その貫通電流をそのまま加減算しながらＩ
ＤＤＱテストを行う事ができる為、前もってＤＣパスの
貫通電流値を測定したり予測して、テスト装置のメモリ
回路に記憶させ演算処理する必要もなく、ＤＵＴの特性
振れや同タイプのＤＣパス間のむらも考慮する必要もな
い。
【００２８】また機能試験用テストパターンを使用して
内部回路の論理を定常状態にする為ＩＤＤＱテストと同
時に機能試験が行えテスト時間が短縮できる。それに加
えＩＤＤＱテスト用テストパターン（テストモード、即
ち実使用状態と違う動作）を使用せずに機能試験用のテ
ストパターンを使用する為、実使用モードに近い動作条
件下で試験が行える。
内部回路の論理を定常状態にする為ＩＤＤＱテストと同
時に機能試験が行えテスト時間が短縮できる。それに加
えＩＤＤＱテスト用テストパターン（テストモード、即
ち実使用状態と違う動作）を使用せずに機能試験用のテ
ストパターンを使用する為、実使用モードに近い動作条
件下で試験が行える。
【００２９】よって本発明は、半導体ＣＭＯＳ集積回路
の良否判定の容易さはもとより、出荷品質向上、開発効
率向上及びコスト低減に有効である。
の良否判定の容易さはもとより、出荷品質向上、開発効
率向上及びコスト低減に有効である。
【図１】本発明の一実施の形態を示す、半導体ＣＭＯＳ
集積回路の試験装置の構成図である。
集積回路の試験装置の構成図である。
【図２】本発明の半導体ＣＭＯＳ集積回路の試験装置を
用いて良品の半導体ＣＭＯＳ集積回路を試験した際の経
過を示すタイミングチャート図である。
用いて良品の半導体ＣＭＯＳ集積回路を試験した際の経
過を示すタイミングチャート図である。
【図３】本発明の半導体ＣＭＯＳ集積回路の試験装置を
用いて不良品の半導体ＣＭＯＳ集積回路を試験した際の
経過を示すタイミングチャート図である。
用いて不良品の半導体ＣＭＯＳ集積回路を試験した際の
経過を示すタイミングチャート図である。
【図４】第２の高精度電流測定器の構成図である。
１００ 電源回路 １０１ 第１の高精度電流測定器 １０２ 被測定デバイス １０３ 高精度電流測定回路 １０３ａ1〜１０３ａN 第２の高精度電流測定器 １０４1〜１０４N ドライバ回路 １０５ 演算回路 １０５ａ 加算器 １０５ｂ 減算器 １０６ 比較／判定回路 １０７1〜１０７N コンパレータ回路
Claims (2)
- 【請求項１】 半導体ＣＭＯＳ集積回路の静止時電源電
流を測定する電源電流測定回路と、 上記半導体ＣＭＯＳ集積回路の各入力部にテストパター
ンと規定の電圧とを与えながら同時に入力電流を測定す
る入力電流測定回路と、 上記半導体ＣＭＯＳ集積回路の各入力部に入力された入
力電流測定結果を加算する加算回路と、 上記電源電流測定回路により測定された電源電流値から
上記加算回路により測定された入力電流の加算値を差し
引く減算回路と、 上記演算結果を、予め設定された値と比較判定する比較
判定回路とを具備することを特徴とする、半導体ＣＭＯ
Ｓ集積回路の試験装置。 - 【請求項２】上記入力電流測定回路が半導体ＣＭＯＳ集
積回路の各入力に機能テストパターンと規定の電圧とを
与えることを特徴とする、請求項１に記載の半導体ＣＭ
ＯＳ集積回路の試験装置。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP21357598A JP3372488B2 (ja) | 1998-07-29 | 1998-07-29 | 半導体ｃｍｏｓ集積回路の試験装置 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
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