JPH04142775A - 半導体装置 - Google Patents
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- JPH04142775A JPH04142775A JP2267497A JP26749790A JPH04142775A JP H04142775 A JPH04142775 A JP H04142775A JP 2267497 A JP2267497 A JP 2267497A JP 26749790 A JP26749790 A JP 26749790A JP H04142775 A JPH04142775 A JP H04142775A
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- 239000004065 semiconductor Substances 0.000 title claims abstract description 32
- 239000010409 thin film Substances 0.000 claims abstract description 20
- 239000000758 substrate Substances 0.000 claims abstract description 15
- 238000002955 isolation Methods 0.000 claims description 54
- 210000000746 body region Anatomy 0.000 claims description 14
- 239000010408 film Substances 0.000 claims description 11
- 229910052710 silicon Inorganic materials 0.000 abstract description 27
- 239000010703 silicon Substances 0.000 abstract description 27
- XUIMIQQOPSSXEZ-UHFFFAOYSA-N Silicon Chemical compound [Si] XUIMIQQOPSSXEZ-UHFFFAOYSA-N 0.000 abstract description 26
- 230000000694 effects Effects 0.000 abstract description 26
- 230000015556 catabolic process Effects 0.000 abstract description 9
- 238000000034 method Methods 0.000 abstract description 3
- 230000002542 deteriorative effect Effects 0.000 abstract 1
- 230000000149 penetrating effect Effects 0.000 abstract 1
- 108091006146 Channels Proteins 0.000 description 64
- 239000010410 layer Substances 0.000 description 63
- 239000000969 carrier Substances 0.000 description 17
- 230000006866 deterioration Effects 0.000 description 6
- 239000012535 impurity Substances 0.000 description 6
- 239000012212 insulator Substances 0.000 description 6
- 238000010586 diagram Methods 0.000 description 5
- 230000007423 decrease Effects 0.000 description 4
- JBRZTFJDHDCESZ-UHFFFAOYSA-N AsGa Chemical compound [As]#[Ga] JBRZTFJDHDCESZ-UHFFFAOYSA-N 0.000 description 3
- 229910001218 Gallium arsenide Inorganic materials 0.000 description 3
- 108010075750 P-Type Calcium Channels Proteins 0.000 description 3
- 230000005684 electric field Effects 0.000 description 2
- 230000010354 integration Effects 0.000 description 2
- 239000011229 interlayer Substances 0.000 description 2
- 238000000926 separation method Methods 0.000 description 2
- OAICVXFJPJFONN-UHFFFAOYSA-N Phosphorus Chemical compound [P] OAICVXFJPJFONN-UHFFFAOYSA-N 0.000 description 1
- 230000002411 adverse Effects 0.000 description 1
- 230000004888 barrier function Effects 0.000 description 1
- 230000015572 biosynthetic process Effects 0.000 description 1
- 238000005516 engineering process Methods 0.000 description 1
- 230000005669 field effect Effects 0.000 description 1
- 238000009434 installation Methods 0.000 description 1
- 238000004519 manufacturing process Methods 0.000 description 1
- 239000000463 material Substances 0.000 description 1
- 239000012528 membrane Substances 0.000 description 1
- 229910044991 metal oxide Inorganic materials 0.000 description 1
- 150000004706 metal oxides Chemical class 0.000 description 1
- 229910052698 phosphorus Inorganic materials 0.000 description 1
- 239000011574 phosphorus Substances 0.000 description 1
- 229910021420 polycrystalline silicon Inorganic materials 0.000 description 1
- 150000003376 silicon Chemical class 0.000 description 1
Classifications
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
- H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
- H01L29/68—Types of semiconductor device ; Multistep manufacturing processes therefor controllable by only the electric current supplied, or only the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched
- H01L29/76—Unipolar devices, e.g. field effect transistors
- H01L29/772—Field effect transistors
- H01L29/78—Field effect transistors with field effect produced by an insulated gate
- H01L29/786—Thin film transistors, i.e. transistors with a channel being at least partly a thin film
- H01L29/78606—Thin film transistors, i.e. transistors with a channel being at least partly a thin film with supplementary region or layer in the thin film or in the insulated bulk substrate supporting it for controlling or increasing the safety of the device
- H01L29/78612—Thin film transistors, i.e. transistors with a channel being at least partly a thin film with supplementary region or layer in the thin film or in the insulated bulk substrate supporting it for controlling or increasing the safety of the device for preventing the kink- or the snapback effect, e.g. discharging the minority carriers of the channel region for preventing bipolar effect
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Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
［産業上の利用分野］
本発明は、絶縁基板上の半導体層に形成されたＭＯＳ
（Ｍｅｔａｌ ０ｘｉｄｅ Ｓｅｍ１ｃ。
（Ｍｅｔａｌ ０ｘｉｄｅ Ｓｅｍ１ｃ。
ｎｄｕｃｔｏｒ）型電界効果トランジスタ（以下ｒｓＯ
Ｉ−ＭＯ３ＦＥＴｊと称す）を含む半導体装置に関し、
特に、いわゆる基板浮遊効果に起因するソース／ドレイ
ン間の耐圧の劣化の防止を図った半導体装置に関するも
のである。
Ｉ−ＭＯ３ＦＥＴｊと称す）を含む半導体装置に関し、
特に、いわゆる基板浮遊効果に起因するソース／ドレイ
ン間の耐圧の劣化の防止を図った半導体装置に関するも
のである。
［従来の技術］
以下、従来のＳｏｌ−ＭＯＳＦＥＴについて、第９図お
よび第１０図に基づいて説明する。これらの図を参照し
て、従来のＳＯＩ−ＭＯＳＦＥＴは、シリコン基板１上
に絶縁体層２が形成され、この絶縁体層２の上にシリコ
ン層３が形成されている。シリコン層３内には、低いｐ
型不純物濃度（たとえば１０１６〜１０１７／ｃｍ３）
を有するチャネル領域４が形成されている。また、この
チャネル領域４を左右両側から挟む位置のシリコン層３
には、ソース領域５とドレイン領域６が、高いｎ型不純
物濃度（たとえば、１０１９〜１０”／ｃｍ”）で形成
されている。
よび第１０図に基づいて説明する。これらの図を参照し
て、従来のＳＯＩ−ＭＯＳＦＥＴは、シリコン基板１上
に絶縁体層２が形成され、この絶縁体層２の上にシリコ
ン層３が形成されている。シリコン層３内には、低いｐ
型不純物濃度（たとえば１０１６〜１０１７／ｃｍ３）
を有するチャネル領域４が形成されている。また、この
チャネル領域４を左右両側から挟む位置のシリコン層３
には、ソース領域５とドレイン領域６が、高いｎ型不純
物濃度（たとえば、１０１９〜１０”／ｃｍ”）で形成
されている。
チャネル領域４上には、ゲート誘電体薄膜７を介してト
ランスファゲート電極８が形成されている。シリコン層
３とトランスファゲート電極８は、層間絶縁膜９によっ
て覆われている。層間絶縁膜９にはコンタクトホール１
０か設けられ、そのコンタクトホール１０内には導電配
線層１１が形成されている。
ランスファゲート電極８が形成されている。シリコン層
３とトランスファゲート電極８は、層間絶縁膜９によっ
て覆われている。層間絶縁膜９にはコンタクトホール１
０か設けられ、そのコンタクトホール１０内には導電配
線層１１が形成されている。
以上のように構成されたＳＯＩ−ＭＯＳＦＥＴにおいて
、トランスファゲート電極８に正の電圧を印加するとき
、ｐからのチャネル領域４の上層部にｎ導電型のキャリ
ア（電子）が誘引される。
、トランスファゲート電極８に正の電圧を印加するとき
、ｐからのチャネル領域４の上層部にｎ導電型のキャリ
ア（電子）が誘引される。
そのチャネル領域４の上層部は、ソース領域５およびド
レイン領域６と同じｎ導電型に反転させられる。したが
って、ソース領域５とドレイン領域６との間で電流が流
れることが可能となる。また、チャネル領域４の上層部
に誘引されるｎ型キャリアの濃度は、トランスファゲー
ト電極８に印加されるゲート電圧によって変化するので
、チャネル領域４を流れる電流量をゲート電圧によって
制御することができる。これがＭＯＳＦＥＴの動作原理
である。
レイン領域６と同じｎ導電型に反転させられる。したが
って、ソース領域５とドレイン領域６との間で電流が流
れることが可能となる。また、チャネル領域４の上層部
に誘引されるｎ型キャリアの濃度は、トランスファゲー
ト電極８に印加されるゲート電圧によって変化するので
、チャネル領域４を流れる電流量をゲート電圧によって
制御することができる。これがＭＯＳＦＥＴの動作原理
である。
［発明が解決しようとする課題］
シリコン層３がたとえば厚さ５０００Ｊ程度と比較的厚
い場合、ゲート電圧を印加してｓｏｒ−ＭＯＳＦＥＴを
動作状態にすると、チャネル領域４内でキャリアが高速
に加速される。チャネル領域４内で加速されたキャリア
は、ドレイン領域６の近傍で衝突電離によって電子と正
孔のペアを発生させる。このようにして発生した電子は
、ｎ０型のドレイン領域６に流れ込むが、正孔はチャネ
ル領域４内に残留して蓄積される。その結果、チャネル
領域４の電位が上昇し、チャネル電流を増加させるため
、ドレイン電圧とドレイン電流の関係を表わす曲線上に
好ましくない、いわゆるキンク効果を生じさせる。この
キンク効果は、たとえばｒｌＥＥＥ Ｅｌｅｃｔｒｏ
ｎ ＤｅｖｉｃｅＬｅｔｔｅｒ Ｖｏｌ、９．Ｎｏ
、２．ｐｐ。
い場合、ゲート電圧を印加してｓｏｒ−ＭＯＳＦＥＴを
動作状態にすると、チャネル領域４内でキャリアが高速
に加速される。チャネル領域４内で加速されたキャリア
は、ドレイン領域６の近傍で衝突電離によって電子と正
孔のペアを発生させる。このようにして発生した電子は
、ｎ０型のドレイン領域６に流れ込むが、正孔はチャネ
ル領域４内に残留して蓄積される。その結果、チャネル
領域４の電位が上昇し、チャネル電流を増加させるため
、ドレイン電圧とドレイン電流の関係を表わす曲線上に
好ましくない、いわゆるキンク効果を生じさせる。この
キンク効果は、たとえばｒｌＥＥＥ Ｅｌｅｃｔｒｏ
ｎ ＤｅｖｉｃｅＬｅｔｔｅｒ Ｖｏｌ、９．Ｎｏ
、２．ｐｐ。
９７−９９．１９８８Ｊにおいて述べられている。
このキング効果は、第１１Ａ図ないし第１１Ｃ図に示さ
れたエネルギバンド図を用いて次のように説明される。
れたエネルギバンド図を用いて次のように説明される。
チャネル領域と、その左右両側のソース／ドレイン領域
は、ｎｐｎ接合を形成するが、各領域を接合する前にお
いては、そのエネルギバンドは第１１Ａ図のようになっ
ている。すなわち、ｎ型であるソース領域とドレイン領
域は、そのフェルミ準位Ｅ２Ｎが、ｐ型であるチャネル
領域のフェルミ準位ＥＦＰに比べて高くなっている。こ
れらの各領域を接合すると、それらのエネルギバンドは
、第１１Ｂ図に示すように、フェルミ準位が等しくなっ
たところで平衡状態どなり、ｐ型のチャネル領域よりも
ｎ型のソース／ドレイン領域のポテンシャルが高くなる
。この状態において、ソース領域を接地し、ドレイン領
域に＋４（Ｖ）の電位を印加した場合、キンク効果によ
ってチャネル領域の上層に正孔が蓄積し、その結果チャ
ネル領域のポテンシャルが上昇して、エネルギバンドは
第１１Ｃ図に示すようになる。したがって、ソース領域
からドレイン領域へ、電子が矢印Ｂで示す方向に流れや
すくなって、ソース／ドレイン領域間の耐圧が劣化する
。
は、ｎｐｎ接合を形成するが、各領域を接合する前にお
いては、そのエネルギバンドは第１１Ａ図のようになっ
ている。すなわち、ｎ型であるソース領域とドレイン領
域は、そのフェルミ準位Ｅ２Ｎが、ｐ型であるチャネル
領域のフェルミ準位ＥＦＰに比べて高くなっている。こ
れらの各領域を接合すると、それらのエネルギバンドは
、第１１Ｂ図に示すように、フェルミ準位が等しくなっ
たところで平衡状態どなり、ｐ型のチャネル領域よりも
ｎ型のソース／ドレイン領域のポテンシャルが高くなる
。この状態において、ソース領域を接地し、ドレイン領
域に＋４（Ｖ）の電位を印加した場合、キンク効果によ
ってチャネル領域の上層に正孔が蓄積し、その結果チャ
ネル領域のポテンシャルが上昇して、エネルギバンドは
第１１Ｃ図に示すようになる。したがって、ソース領域
からドレイン領域へ、電子が矢印Ｂで示す方向に流れや
すくなって、ソース／ドレイン領域間の耐圧が劣化する
。
一方、シリコン層３の厚さが、たとえば５００人〜１５
００Ａ程度と非常に薄い場合、上述したキング効果を生
じるような比較的厚いシリコン層３を有する通常のＳＯ
Ｉ−ＭＯＳＦＥＴに比べて、次のような優れた特性を有
している。たとえば、シリコン層３が薄い場合のチャネ
ル領域４は、トランスファゲート電極８に電圧を印加す
ることによってその全体が空乏化され、また電位もゲー
ト電極によって制御される。そのため、チャネル領域４
を流れる電流がトランスファゲート電極８によって制御
できなくなるパンチスルー現象や、トランスファゲート
電極の長さが短い場合にしきい値電圧が異常に低くなる
ショートチャネル効果が低減される。
００Ａ程度と非常に薄い場合、上述したキング効果を生
じるような比較的厚いシリコン層３を有する通常のＳＯ
Ｉ−ＭＯＳＦＥＴに比べて、次のような優れた特性を有
している。たとえば、シリコン層３が薄い場合のチャネ
ル領域４は、トランスファゲート電極８に電圧を印加す
ることによってその全体が空乏化され、また電位もゲー
ト電極によって制御される。そのため、チャネル領域４
を流れる電流がトランスファゲート電極８によって制御
できなくなるパンチスルー現象や、トランスファゲート
電極の長さが短い場合にしきい値電圧が異常に低くなる
ショートチャネル効果が低減される。
しかしながら、チャネル領域４の全体か完全に空乏化さ
れると、チャネル領域４内のポテンシャルが通常のＭＯ
ＳＦＥＴの場合より高くなる。したかって、ソース領域
５とチャネル領域４の間の電気的障壁が低くなるうえに
、上述した衝突電離によって生じた正孔がチャネル領域
４内に一時的に蓄積されると、チャネル領域４内のポテ
ンシャルかさらに上昇して、ソース領域５からチャネル
領域４内に電子が急激に注入される。すなわち、薄膜の
ＳＯＩ−ＭＯＳＦＥＴにおいては、ソース／ドルイン領
域間の耐圧が低くなりやすいという問題がある。
れると、チャネル領域４内のポテンシャルが通常のＭＯ
ＳＦＥＴの場合より高くなる。したかって、ソース領域
５とチャネル領域４の間の電気的障壁が低くなるうえに
、上述した衝突電離によって生じた正孔がチャネル領域
４内に一時的に蓄積されると、チャネル領域４内のポテ
ンシャルかさらに上昇して、ソース領域５からチャネル
領域４内に電子が急激に注入される。すなわち、薄膜の
ＳＯＩ−ＭＯＳＦＥＴにおいては、ソース／ドルイン領
域間の耐圧が低くなりやすいという問題がある。
なお、シリコン層３が比較的厚い場合のキング効果によ
るＭＯＳＦＥＴのＶ。−Ｉ、特性の劣化は、第１２図の
グラフの矢印Ａで指し示す円内の歪みとなって現れる。
るＭＯＳＦＥＴのＶ。−Ｉ、特性の劣化は、第１２図の
グラフの矢印Ａで指し示す円内の歪みとなって現れる。
また、シリコン層３が比較的薄い場合のソース／ドレイ
ン領域間の耐圧の低下は、第１３図のグラフに示すよう
に、ドレイン電圧Ｖ。が所定の値を越えると、急激にド
レイン電流Ｉ。が上昇するという現象となって現れる。
ン領域間の耐圧の低下は、第１３図のグラフに示すよう
に、ドレイン電圧Ｖ。が所定の値を越えると、急激にド
レイン電流Ｉ。が上昇するという現象となって現れる。
［課題を解決するための手段］
本発明の第１の発明による半導体装置は、絶縁基板上に
形成された半導体層と、この半導体層上の活性領域にゲ
ート誘電体薄膜を介して形成されたトランスファゲート
電極と、半導体層上の分離領域と、分離用ゲート誘電体
薄膜を介して形成された分離用ゲート電極とを備えてい
る。トランスファゲート電極および分離用ゲート電極の
各々の下方の半導体層には、第１導電型のチャネル領域
が形成されている。またトランスファゲート電極下のチ
ャネル領域を左右両側から挟む位置における半導体層に
は、第２導電型のソース／ドレイン領域が形成されてい
る。さらに、分離用ゲート誘電体薄膜内には、分離用ゲ
ート電極と、この分離用ゲート電極下のチャネル領域と
を電気的に接続するための分離用コンタクトホールを設
けている。
形成された半導体層と、この半導体層上の活性領域にゲ
ート誘電体薄膜を介して形成されたトランスファゲート
電極と、半導体層上の分離領域と、分離用ゲート誘電体
薄膜を介して形成された分離用ゲート電極とを備えてい
る。トランスファゲート電極および分離用ゲート電極の
各々の下方の半導体層には、第１導電型のチャネル領域
が形成されている。またトランスファゲート電極下のチ
ャネル領域を左右両側から挟む位置における半導体層に
は、第２導電型のソース／ドレイン領域が形成されてい
る。さらに、分離用ゲート誘電体薄膜内には、分離用ゲ
ート電極と、この分離用ゲート電極下のチャネル領域と
を電気的に接続するための分離用コンタクトホールを設
けている。
本発明の第２の発明による半導体層は、絶縁基板上に形
成された半導体層と、この半導体層上にゲート誘電体薄
膜を介して形成されたトランスファゲート電極と、半導
体層上に分離用誘電体薄膜を介して形成された分離用ゲ
ート電極とを備えている。トランスファゲート電極およ
び分離用ゲート電極の各々の下方の半導体層には、第１
導電型のチャネル領域が形成されている。分離用ゲート
電極下のチャネル領域に隣接した、分離用ゲート電極下
の半導体層には、第１導電型のボディ領域か形成されて
いる。このボディ領域上には、絶縁膜を介してボディ用
配線層が形成され、ボディ領域とボディ用配線層とは、
それらの間の絶縁膜中に形成されたボディコンタクトに
よって電気的に接続されている。
成された半導体層と、この半導体層上にゲート誘電体薄
膜を介して形成されたトランスファゲート電極と、半導
体層上に分離用誘電体薄膜を介して形成された分離用ゲ
ート電極とを備えている。トランスファゲート電極およ
び分離用ゲート電極の各々の下方の半導体層には、第１
導電型のチャネル領域が形成されている。分離用ゲート
電極下のチャネル領域に隣接した、分離用ゲート電極下
の半導体層には、第１導電型のボディ領域か形成されて
いる。このボディ領域上には、絶縁膜を介してボディ用
配線層が形成され、ボディ領域とボディ用配線層とは、
それらの間の絶縁膜中に形成されたボディコンタクトに
よって電気的に接続されている。
［作用コ
上記第１の発明の構成によれば、分離用ゲート電極下の
チャネル領域が、発生した正孔などの余剰キャリアの通
路になる。このチャネル領域を通過した余剰キャリアは
、ボディコンタクト部から速やかに外部へ引き抜かれる
。したがって、余剰キャリアがチャネル領域の上層部に
蓄積されることがなくなり、基板浮遊効果に起因するソ
ース／ドレイン領域間の耐圧の低下あるいはキンク効果
の発生を抑制することができる。
チャネル領域が、発生した正孔などの余剰キャリアの通
路になる。このチャネル領域を通過した余剰キャリアは
、ボディコンタクト部から速やかに外部へ引き抜かれる
。したがって、余剰キャリアがチャネル領域の上層部に
蓄積されることがなくなり、基板浮遊効果に起因するソ
ース／ドレイン領域間の耐圧の低下あるいはキンク効果
の発生を抑制することができる。
上記第２の発明の構成によれば、分離用ゲート電極下の
チャネル領域を通過した余剰キャリアは、ボディ領域に
導かれるボディ領域に導かれた余剰キャリアは、ボディ
コンタクトを通ってボディ用配線層に引き抜かれる。し
たがって、この発明によっても、トランスファゲート電
極下のチャネル領域に余剰キャリアが蓄積することがな
くなり、基板浮遊効果に起因するトランジスタ特性の劣
化を防止することができる。
チャネル領域を通過した余剰キャリアは、ボディ領域に
導かれるボディ領域に導かれた余剰キャリアは、ボディ
コンタクトを通ってボディ用配線層に引き抜かれる。し
たがって、この発明によっても、トランスファゲート電
極下のチャネル領域に余剰キャリアが蓄積することがな
くなり、基板浮遊効果に起因するトランジスタ特性の劣
化を防止することができる。
［実施例コ
以下、本発明の第１の実施例を、第１図ないし′７ｓ３
図に基づいて説明する。本実施例のＳＯＩ−ＭＯＳＦＥ
Ｔは、第１図ないし第３図を参照して、シリコン基板１
上に絶縁体層２が形成されており、絶縁体層２上に半導
体層としてのシリコン層３が形成されている。このシリ
コン層３の厚さは、約５００人という非常に薄いものか
ら、約５０００Ａという厚いものまで必要に応じて選ぶ
ことができる。シリコン層３内において、低いｐ型不純
物濃度（たとえば、１０１６〜１０”７ｃｍ３）を有す
るチャネル領域４が形成されている。このチャネル領域
４を左右両側から挟む位置のシリコン層３内には、高い
ｎ型不純物濃度（たとえば１０１９〜１０”７ｃｍ３）
を有するソース領域５とドレイン領域６が形成されてい
る。チャネル領域４上には、ゲート誘電体薄膜７を介し
てトランスファゲート電極８が形成されている。このト
ランスファゲート電極８は、たとえばリンなどの不純物
をドープした多結晶シリコンからなっている。
図に基づいて説明する。本実施例のＳＯＩ−ＭＯＳＦＥ
Ｔは、第１図ないし第３図を参照して、シリコン基板１
上に絶縁体層２が形成されており、絶縁体層２上に半導
体層としてのシリコン層３が形成されている。このシリ
コン層３の厚さは、約５００人という非常に薄いものか
ら、約５０００Ａという厚いものまで必要に応じて選ぶ
ことができる。シリコン層３内において、低いｐ型不純
物濃度（たとえば、１０１６〜１０”７ｃｍ３）を有す
るチャネル領域４が形成されている。このチャネル領域
４を左右両側から挟む位置のシリコン層３内には、高い
ｎ型不純物濃度（たとえば１０１９〜１０”７ｃｍ３）
を有するソース領域５とドレイン領域６が形成されてい
る。チャネル領域４上には、ゲート誘電体薄膜７を介し
てトランスファゲート電極８が形成されている。このト
ランスファゲート電極８は、たとえばリンなどの不純物
をドープした多結晶シリコンからなっている。
以上の構成は、上述した従来例と同様であり、本実施例
は以下の点で上記従来例と異なる。まず本実施例におけ
るＳＯＩ−ＭＯＳＦＥＴは、トランジスタ間の分離をい
わゆるトランジスタ分離を用いて行なっている。本実施
例における分離領域の構造は、シリコン層３上の分離領
域において、分離用ゲート誘電体薄膜１７を介して、分
離用ゲート電極１８が設けられている。この分離用ゲー
ト電極１８には、その下方のシリコン層３に形成された
チャネル領域１４の表面がｎ型に反転して電流が流れる
ことがないように、負のバイアス電圧が印加されており
、それによって活性領域のＳＯｒ−ＭＯＳＦＥＴ間の絶
縁分離が確保されている。また、分離用ゲート電極１８
を主たる構成要素とする分離用ＳＯＩ−ＭＯ３ＦＥＴと
、トランスファゲート電極８．ソース領域５およびドレ
イン領域６を主たる構成要素とする駆動用のＳＯＩ−Ｍ
ＯＳＦＥＴとを電気的に絶縁するために、分離用ゲート
電極１８を覆って分離用絶縁膜１２が形成されている。
は以下の点で上記従来例と異なる。まず本実施例におけ
るＳＯＩ−ＭＯＳＦＥＴは、トランジスタ間の分離をい
わゆるトランジスタ分離を用いて行なっている。本実施
例における分離領域の構造は、シリコン層３上の分離領
域において、分離用ゲート誘電体薄膜１７を介して、分
離用ゲート電極１８が設けられている。この分離用ゲー
ト電極１８には、その下方のシリコン層３に形成された
チャネル領域１４の表面がｎ型に反転して電流が流れる
ことがないように、負のバイアス電圧が印加されており
、それによって活性領域のＳＯｒ−ＭＯＳＦＥＴ間の絶
縁分離が確保されている。また、分離用ゲート電極１８
を主たる構成要素とする分離用ＳＯＩ−ＭＯ３ＦＥＴと
、トランスファゲート電極８．ソース領域５およびドレ
イン領域６を主たる構成要素とする駆動用のＳＯＩ−Ｍ
ＯＳＦＥＴとを電気的に絶縁するために、分離用ゲート
電極１８を覆って分離用絶縁膜１２が形成されている。
分離用ゲート誘電体薄膜１７の一部には、分離用コンタ
クトホール１３が貫通して設けられており、この分離用
コンタクトホール１３を介して、分離用ゲート電極１８
はその下方のチャネル領域１８と電気的に接続されてい
る。
クトホール１３が貫通して設けられており、この分離用
コンタクトホール１３を介して、分離用ゲート電極１８
はその下方のチャネル領域１８と電気的に接続されてい
る。
また、ソース領域５．ドレイン領域６．トランスファゲ
ート電極８および分離用ゲート電極１８は、それらの表
面を覆う眉間絶縁膜９の所定位置に形成されたコンタク
トホール１５において導電配線層１１とされており、導
電配線層１１はさらに外部回路と接続されている。
ート電極８および分離用ゲート電極１８は、それらの表
面を覆う眉間絶縁膜９の所定位置に形成されたコンタク
トホール１５において導電配線層１１とされており、導
電配線層１１はさらに外部回路と接続されている。
次に、本実施例の動作について説明する。チャネル領域
４とドレイン領域６の境界の高電界領域で、衝突電離に
より発生した余剰キャリアは、ゲート電極５下のチャネ
ル領域４を通過して、分離用ゲート電極１８の下方のチ
ャネル領域１４に流れ込む。本実施例の場合は、ｎチャ
ネルＭＯ３ＦＥＴであるため、余剰キャリアは正孔であ
る。
４とドレイン領域６の境界の高電界領域で、衝突電離に
より発生した余剰キャリアは、ゲート電極５下のチャネ
ル領域４を通過して、分離用ゲート電極１８の下方のチ
ャネル領域１４に流れ込む。本実施例の場合は、ｎチャ
ネルＭＯ３ＦＥＴであるため、余剰キャリアは正孔であ
る。
チャネル領域１４に流れ込んだ余剰キャリアは、さらに
分離用コンタクトホール１３から分離用ゲート電極１８
中に引き抜かれて、個々からさらに外部回路に導かれる
。したがって、チャネル領域４に余剰キャリアである正
孔が蓄積することがなくなる。その結果、チャネル領域
４の電位の上昇も抑えられ、いわゆる基板浮遊効果が低
減される。
分離用コンタクトホール１３から分離用ゲート電極１８
中に引き抜かれて、個々からさらに外部回路に導かれる
。したがって、チャネル領域４に余剰キャリアである正
孔が蓄積することがなくなる。その結果、チャネル領域
４の電位の上昇も抑えられ、いわゆる基板浮遊効果が低
減される。
したがって、ＳＯＩ−ＭＯＳＦＥＴのＳＯＩ膜厚、すな
わちシリコン層３の厚さが５０００人程度０比較的厚い
場合には、Ｖ、−１，特性に歪みが生ずるキング効果が
防止される。またＳＯＩ膜厚が５００Ａ−１５００人程
度０比較的薄い場合には、ソース／ドレイン領域間の耐
圧の低下が抑えられるという効果がある。このように本
実施例によれば、シリコン層３が比較的厚い場合および
薄い場合のいずれにおいても、優れたＶ。−■。特性が
得られ、デバイスの特性および信頼性を大幅に向上させ
ることができる。
わちシリコン層３の厚さが５０００人程度０比較的厚い
場合には、Ｖ、−１，特性に歪みが生ずるキング効果が
防止される。またＳＯＩ膜厚が５００Ａ−１５００人程
度０比較的薄い場合には、ソース／ドレイン領域間の耐
圧の低下が抑えられるという効果がある。このように本
実施例によれば、シリコン層３が比較的厚い場合および
薄い場合のいずれにおいても、優れたＶ。−■。特性が
得られ、デバイスの特性および信頼性を大幅に向上させ
ることができる。
なお、本実施例では、ｎチャネルＭＯ３ＦＥＴについて
述べたが、ｐチャネルＭＯ８ＦＥＴにおいても、チャネ
ル領域４，１４やソース領域５゜ドレイン領域６の導電
型が逆になるだけであって、同様の効果が得られること
はいうまでもない。また本実施例では、半導体層として
シリコン層３を用いたが、ガリウム砒素（ＧａＳ）など
の他の半導体材料を用いた場合にも同様の効果を得るこ
とができる。
述べたが、ｐチャネルＭＯ８ＦＥＴにおいても、チャネ
ル領域４，１４やソース領域５゜ドレイン領域６の導電
型が逆になるだけであって、同様の効果が得られること
はいうまでもない。また本実施例では、半導体層として
シリコン層３を用いたが、ガリウム砒素（ＧａＳ）など
の他の半導体材料を用いた場合にも同様の効果を得るこ
とができる。
本実施例におけるＳＯＩ−ＭＯＳＦＥＴのＶＩ）−ＩＤ
特性のグラフを第４図に示す。
特性のグラフを第４図に示す。
次に、本発明の第２の実施例を、第５図ないし第８図に
基づいて説明する。なお、本実施例は、以下の点を除い
て上記第１の実施例と同様であるので、同一の構成要素
については同一の番号を付してその説明を省略する。
基づいて説明する。なお、本実施例は、以下の点を除い
て上記第１の実施例と同様であるので、同一の構成要素
については同一の番号を付してその説明を省略する。
本実施例が上記第１の実施例と異なるのは、分離用ゲー
ト電極１８の下方の所定の領域のシリコン層３に、チャ
ネル領域４．１４と同しｐ型の不純物を１０１８〜１０
２°／ｃｍ３程度の濃度で注入することによって、ボデ
ィ領域１６が形成され、さらにこのボディ領域１６がボ
ディコンタクト１９を介してボディ用配線層２０と接続
されている点である。このボディ領域１６は、チャネル
領域４の表面に反転層が形成されることによる、ソース
領域５とドレイン領域６間のリーク電流の発生を防止し
て特性の安定化を図るために、チャネル領域４の下部を
設置電位などの所定の電位に固定するためのものである
。
ト電極１８の下方の所定の領域のシリコン層３に、チャ
ネル領域４．１４と同しｐ型の不純物を１０１８〜１０
２°／ｃｍ３程度の濃度で注入することによって、ボデ
ィ領域１６が形成され、さらにこのボディ領域１６がボ
ディコンタクト１９を介してボディ用配線層２０と接続
されている点である。このボディ領域１６は、チャネル
領域４の表面に反転層が形成されることによる、ソース
領域５とドレイン領域６間のリーク電流の発生を防止し
て特性の安定化を図るために、チャネル領域４の下部を
設置電位などの所定の電位に固定するためのものである
。
次に、本実施例の動作について説明する。チャネル領域
４とドレイン領域６の境界の高電界部において衝突電離
により発生した余剰キャリア（本実施例においては正孔
）は、トランスファゲート電極８の下方のチャネル領域
４を通って分離用ゲート電極１８の下方のチャネル領域
１４に流れ込む。チャネル領域１４を通過した余剰キャ
リアは、ボディ領域１６に導かれ、さらにボディコンタ
クト１９からボディ用配線層２０に導かれて外部へ引き
抜かれる。
４とドレイン領域６の境界の高電界部において衝突電離
により発生した余剰キャリア（本実施例においては正孔
）は、トランスファゲート電極８の下方のチャネル領域
４を通って分離用ゲート電極１８の下方のチャネル領域
１４に流れ込む。チャネル領域１４を通過した余剰キャ
リアは、ボディ領域１６に導かれ、さらにボディコンタ
クト１９からボディ用配線層２０に導かれて外部へ引き
抜かれる。
本実施例によれば、以上のように動作するため、上述し
た第１の実施例と同様に、トランスファゲート電極８の
下方のチャネル領域４に余剰キャリアとしての正孔が蓄
積することがなくなり、電位の上昇が抑えられていわゆ
る基板浮遊効果か低減される。したがって、本実施例に
よっても、ＳＯＩ−ＭＯＳＦＥＴのシリコン層３の膜厚
が比較的厚いときに見られるキング効果や、ＳＯＩ膜厚
が比較的薄いときに見られるソース／ドレイン領域間の
耐圧の低下が抑制され、第４図のグラフに示すような優
れたＶＤ−ＩＤ特性を得ることができる。
た第１の実施例と同様に、トランスファゲート電極８の
下方のチャネル領域４に余剰キャリアとしての正孔が蓄
積することがなくなり、電位の上昇が抑えられていわゆ
る基板浮遊効果か低減される。したがって、本実施例に
よっても、ＳＯＩ−ＭＯＳＦＥＴのシリコン層３の膜厚
が比較的厚いときに見られるキング効果や、ＳＯＩ膜厚
が比較的薄いときに見られるソース／ドレイン領域間の
耐圧の低下が抑制され、第４図のグラフに示すような優
れたＶＤ−ＩＤ特性を得ることができる。
本実施例に関連する技術として、フィールド絶縁膜によ
る素子分離方式を適用したＳＯＩ−ＭＯＳＦＥＴにおい
て、ソース／ドレイン領域の周辺に沿って延在する、チ
ャネル領域と同じ導電型の領域を形成し、さらにこれら
の領域と外部の配線層とを接続するボディコンタクト領
域を形成したものか、特開昭６２−１０９３５５号公報
に開示されている。しかしながら、同公報に記載された
ものは、トランジスタ分離を適用したものではないため
に、チャネル領域とボディコンタクトを電気的に接続す
るための領域を、ソース／ドレイン領域の周辺に沿って
別途形成する必要がある。そのために、素子分離領域と
して必要な面積以上の面積を確保する必要が生じ、高集
積化に不都合であるばかりでなく、製造工程も複雑にな
る。それに対し本実施例においては、トランジスタ分離
を適用していることを積極的に利用して、上記公報に開
示された技術の問題点を解消している。すなわち、ボデ
ィコンタクト１６とチャネル領域４とを電気的に接続す
る領域として、分離用ゲート電極１８の下方のチャネル
領域１４を用い、このチャネル領域１４は、第７図に示
すように、第６図のＹ２−Ｙ２断面においてはチャネル
領域４と接続している。したがって、トランジスタ分離
のフィールドシールド領域以外に改めてボディコンタク
ト１９とチャネル領域４を電気的に接続するための領域
を形成する必要がない。その結果、ボディコンタクトの
ために必要な面積か増大して高集積化に悪影響を及ぼす
こともない。また、フィールドシールド領域はＳＯＩ−
ＭＯＳＦＥＴを形成したデバイス全体に広がっており、
その下方のチャネル領域１４も同様にデバイス全体に連
続して広がっている。よって、ボディ領域１６およびボ
ディコンタクト１９は、連続したフィールドシールド領
域の所定箇所に少なくとも１か新設ければよい。
る素子分離方式を適用したＳＯＩ−ＭＯＳＦＥＴにおい
て、ソース／ドレイン領域の周辺に沿って延在する、チ
ャネル領域と同じ導電型の領域を形成し、さらにこれら
の領域と外部の配線層とを接続するボディコンタクト領
域を形成したものか、特開昭６２−１０９３５５号公報
に開示されている。しかしながら、同公報に記載された
ものは、トランジスタ分離を適用したものではないため
に、チャネル領域とボディコンタクトを電気的に接続す
るための領域を、ソース／ドレイン領域の周辺に沿って
別途形成する必要がある。そのために、素子分離領域と
して必要な面積以上の面積を確保する必要が生じ、高集
積化に不都合であるばかりでなく、製造工程も複雑にな
る。それに対し本実施例においては、トランジスタ分離
を適用していることを積極的に利用して、上記公報に開
示された技術の問題点を解消している。すなわち、ボデ
ィコンタクト１６とチャネル領域４とを電気的に接続す
る領域として、分離用ゲート電極１８の下方のチャネル
領域１４を用い、このチャネル領域１４は、第７図に示
すように、第６図のＹ２−Ｙ２断面においてはチャネル
領域４と接続している。したがって、トランジスタ分離
のフィールドシールド領域以外に改めてボディコンタク
ト１９とチャネル領域４を電気的に接続するための領域
を形成する必要がない。その結果、ボディコンタクトの
ために必要な面積か増大して高集積化に悪影響を及ぼす
こともない。また、フィールドシールド領域はＳＯＩ−
ＭＯＳＦＥＴを形成したデバイス全体に広がっており、
その下方のチャネル領域１４も同様にデバイス全体に連
続して広がっている。よって、ボディ領域１６およびボ
ディコンタクト１９は、連続したフィールドシールド領
域の所定箇所に少なくとも１か新設ければよい。
なお、本実施例においても、上記第１の実施例と同様に
、ｐ型チャネルＭＯ３ＦＥＴであっても、またシリコン
層３の代わりにＧａＳなどの他の半導体を用いた場合に
も、同様の効果を得ることができることはいうまでもな
い。
、ｐ型チャネルＭＯ３ＦＥＴであっても、またシリコン
層３の代わりにＧａＳなどの他の半導体を用いた場合に
も、同様の効果を得ることができることはいうまでもな
い。
［発明の効果］
以上述べたように本発明によれば、ＳＯＩ−ＭＯＳＦＥ
Ｔにおいて、分離用ゲート電極と、その下方のチャネル
領域とを電気的に接続することにより、あるいは、分離
用ゲート電極下のチャネル領域に接して設けたボディ領
域を、ボディコンタクトを介してボディ用配線層を接続
することにより、トランスファゲート電極間のチャネル
領域で発生した余剰キャリアが、蓄積されることなく外
部へ引き抜かれる。したがって、チャネル領域の電位の
上昇が抑えられ、基板浮遊効果に起因するキンク効果の
発生や、ソース／ドレイン領域間の耐圧の劣化が防止さ
れる。その結果、優れた■。
Ｔにおいて、分離用ゲート電極と、その下方のチャネル
領域とを電気的に接続することにより、あるいは、分離
用ゲート電極下のチャネル領域に接して設けたボディ領
域を、ボディコンタクトを介してボディ用配線層を接続
することにより、トランスファゲート電極間のチャネル
領域で発生した余剰キャリアが、蓄積されることなく外
部へ引き抜かれる。したがって、チャネル領域の電位の
上昇が抑えられ、基板浮遊効果に起因するキンク効果の
発生や、ソース／ドレイン領域間の耐圧の劣化が防止さ
れる。その結果、優れた■。
−ＩＤ特性を有するＳＯＩ−ＭＯＳＦＥＴを売ることが
可能となる。
可能となる。
第１図は、本発明の第１の実施例におけるＳＯＩ−ＭＯ
ＳＦＥＴの断面図である。 第２図は、同実施例のＳｏ Ｉ−ＭＯＳＦＥＴの平面図
であり、第１図はそのＸ、−Ｘ、断面に相当する。 第３図は、第２図におけるＹ、−Ｙ、断面を示す断面図
である。 第４図は、当実施例のＳｏｌ−ＭＯＳＦＥＴのＶ、−Ｉ
Ｄ特性のグラフを示す図である。 第５図は、本発明の第２の実施例における８０１ＭＯ３
ＦＥＴの断面図である。 第６図は、当実施例のＳＯＩ−ＭＯＳＦＥＴの平面図で
あり、上記第５図はそのＸ２−Ｘ２断面図に相当する。 第７図は、第６図のＹ２−Ｙ２断面を示す断面図である
。 第８図は、第６図の２２−２２断面を示す断面図である
。 第９図は、従来のＳＯＩ ＭＯＳＦＥＴの断面図であ
る。 第１０図は、同従来のＳＯＩ−ＭＯＳＦＥＴの平面図で
あり、上記第９図はそのＸ３−Ｘ３断面図に相当する。 第１１Ａ図、第１１Ｂ図および第１１Ｃ図は、ＳＯＩ−
ＭＯＳＦＥＴのキンク効果を、トランスファゲート電極
下のＳＯＩ層のｎｐｎ接合のエネルギバンド図を用いて
説明するための図である。 第１２図は、ＳＯＩ層が比較的厚い場合に発生するキン
グ効果に起因するＭＯＳＦＥＴの特性劣化を、Ｖ、−Ｉ
Ｄ特性のグラフによって示す図である。 第１３図は、８０１層か比較的薄い場合に発生するソー
ス／ドレイン領域間の耐圧低下に起因するＭＯＳＦＥＴ
の特性劣化を、ｖｌ）−ＩＤ特性のグラフによって示す
図である。 図において、１はシリコン基板、２は絶縁体層、３はシ
リコン層、４はチャネル領域、５はソース領域、６はド
レイン領域、７はゲート誘電体薄膜、８はトランスファ
ゲート電極、１２は絶縁膜、１３はコンタクトホール、
１４はチャネル領域、１６はボディ領域、１７は分離用
ゲート誘電体薄膜、１８は分離用ゲート電極、１９はボ
ディコンタクト、２０はボディ用配線層である。 なお、図中、同一符号で示す部分は、同一または相当の
要素を示す。 特許出願人 三菱電機株式会社 、−え。 代理人 弁理士 深見久部−゛二、” ッＬ″′ （ほか２名） Ｌ３図 も４図 ドレイン電圧 Ｖ。 （Ｖ） ジ５圀 」 憲７図 爲８図 彬９図 第 ０図 馬 １Ａ図 ＥＦＮ −−−− ＥＦＮ−− ＥＦＦ−−−−−− （ドレブ槽ｊ℃′） 島 ２図 １−’ＬＣＩＱｊト Ｖ。 ＴＶ） 乱 ３図 ドしイン中５子 Ｖ。 （Ｖ）
ＳＦＥＴの断面図である。 第２図は、同実施例のＳｏ Ｉ−ＭＯＳＦＥＴの平面図
であり、第１図はそのＸ、−Ｘ、断面に相当する。 第３図は、第２図におけるＹ、−Ｙ、断面を示す断面図
である。 第４図は、当実施例のＳｏｌ−ＭＯＳＦＥＴのＶ、−Ｉ
Ｄ特性のグラフを示す図である。 第５図は、本発明の第２の実施例における８０１ＭＯ３
ＦＥＴの断面図である。 第６図は、当実施例のＳＯＩ−ＭＯＳＦＥＴの平面図で
あり、上記第５図はそのＸ２−Ｘ２断面図に相当する。 第７図は、第６図のＹ２−Ｙ２断面を示す断面図である
。 第８図は、第６図の２２−２２断面を示す断面図である
。 第９図は、従来のＳＯＩ ＭＯＳＦＥＴの断面図であ
る。 第１０図は、同従来のＳＯＩ−ＭＯＳＦＥＴの平面図で
あり、上記第９図はそのＸ３−Ｘ３断面図に相当する。 第１１Ａ図、第１１Ｂ図および第１１Ｃ図は、ＳＯＩ−
ＭＯＳＦＥＴのキンク効果を、トランスファゲート電極
下のＳＯＩ層のｎｐｎ接合のエネルギバンド図を用いて
説明するための図である。 第１２図は、ＳＯＩ層が比較的厚い場合に発生するキン
グ効果に起因するＭＯＳＦＥＴの特性劣化を、Ｖ、−Ｉ
Ｄ特性のグラフによって示す図である。 第１３図は、８０１層か比較的薄い場合に発生するソー
ス／ドレイン領域間の耐圧低下に起因するＭＯＳＦＥＴ
の特性劣化を、ｖｌ）−ＩＤ特性のグラフによって示す
図である。 図において、１はシリコン基板、２は絶縁体層、３はシ
リコン層、４はチャネル領域、５はソース領域、６はド
レイン領域、７はゲート誘電体薄膜、８はトランスファ
ゲート電極、１２は絶縁膜、１３はコンタクトホール、
１４はチャネル領域、１６はボディ領域、１７は分離用
ゲート誘電体薄膜、１８は分離用ゲート電極、１９はボ
ディコンタクト、２０はボディ用配線層である。 なお、図中、同一符号で示す部分は、同一または相当の
要素を示す。 特許出願人 三菱電機株式会社 、−え。 代理人 弁理士 深見久部−゛二、” ッＬ″′ （ほか２名） Ｌ３図 も４図 ドレイン電圧 Ｖ。 （Ｖ） ジ５圀 」 憲７図 爲８図 彬９図 第 ０図 馬 １Ａ図 ＥＦＮ −−−− ＥＦＮ−− ＥＦＦ−−−−−− （ドレブ槽ｊ℃′） 島 ２図 １−’ＬＣＩＱｊト Ｖ。 ＴＶ） 乱 ３図 ドしイン中５子 Ｖ。 （Ｖ）
Claims (2)
- （１）絶縁体基板上に形成された半導体層と、この半導
体層上の活性領域にゲート誘電体薄膜を介して形成され
たトランスファゲート電極と、前記半導体層上の分離領
域に、分離用ゲート誘電体薄膜を介して形成された分離
用ゲート電極と、前記トランスファゲート電極および前
記分離用ゲート電極の各々の下方の前記半導体層に形成
された、第１導電型のチャネル領域と、 前記トランスファゲート電極下の前記チャネル領域を左
右両側から挟む位置において、前記半導体層に形成され
た第２導電型のソース／ドレイン領域と を備え、 前記分離用ゲート誘電体薄膜内には、前記分離用ゲート
電極と、この分離用ゲート電極下の前記チャネル領域と
を電気的に接続するための分離用コンタクトホールを設
けたこと を特徴とする半導体装置。 - （２）絶縁基板上に形成された半導体層と、この半導体
層上にゲート誘電体薄膜を介して形成されたトランスフ
ァゲート電極と、 前記半導体層上に分離用誘電体薄膜を介して形成された
分離用ゲート電極と、 前記トランスファゲート電極および前記分離用ゲート電
極の各々の下方の前記半導体層に形成された第１導電型
のチャネル領域と、 前記分離用ゲート電極下の前記チャネル領域に隣接して
、前記分離用ゲート電極下の前記半導体層に形成された
第１導電型のボディ領域と、を備え、 前記ボディ領域上には、絶縁膜を介してボディ用配線層
が形成され、 前記ボディ領域と前記ボディ用配線層とは、それらの間
の絶縁膜中に形成されたボディコンタクトによって電気
的に接続されていること を特徴とする半導体装置。
Priority Applications (4)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2267497A JP2547663B2 (ja) | 1990-10-03 | 1990-10-03 | 半導体装置 |
| DE69114984T DE69114984T2 (de) | 1990-10-03 | 1991-09-27 | Dünnfilm-Transistor. |
| EP91308866A EP0479504B1 (en) | 1990-10-03 | 1991-09-27 | Thin film transistor |
| US08/052,858 US5355012A (en) | 1990-10-03 | 1993-04-28 | Semiconductor device |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2267497A JP2547663B2 (ja) | 1990-10-03 | 1990-10-03 | 半導体装置 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH04142775A true JPH04142775A (ja) | 1992-05-15 |
| JP2547663B2 JP2547663B2 (ja) | 1996-10-23 |
Family
ID=17445675
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP2267497A Expired - Fee Related JP2547663B2 (ja) | 1990-10-03 | 1990-10-03 | 半導体装置 |
Country Status (4)
| Country | Link |
|---|---|
| US (1) | US5355012A (ja) |
| EP (1) | EP0479504B1 (ja) |
| JP (1) | JP2547663B2 (ja) |
| DE (1) | DE69114984T2 (ja) |
Cited By (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2002134755A (ja) * | 2000-10-25 | 2002-05-10 | Fujitsu Ltd | 半導体装置及びその製造方法 |
| US6706574B2 (en) * | 1999-11-04 | 2004-03-16 | Raytheon Company | Field effect transistor and method for making the same |
| JP2009302310A (ja) * | 2008-06-13 | 2009-12-24 | Sharp Corp | メモリ素子、半導体記憶装置及びその動作方法 |
Families Citing this family (17)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US5405795A (en) * | 1994-06-29 | 1995-04-11 | International Business Machines Corporation | Method of forming a SOI transistor having a self-aligned body contact |
| JP3802942B2 (ja) * | 1994-09-01 | 2006-08-02 | 株式会社ルネサステクノロジ | 半導体装置、半導体記憶装置および半導体記憶装置の製造方法 |
| JP3304635B2 (ja) * | 1994-09-26 | 2002-07-22 | 三菱電機株式会社 | 半導体記憶装置 |
| US5606188A (en) * | 1995-04-26 | 1997-02-25 | International Business Machines Corporation | Fabrication process and structure for a contacted-body silicon-on-insulator dynamic random access memory |
| US5834820A (en) * | 1995-10-13 | 1998-11-10 | Micron Technology, Inc. | Circuit for providing isolation of integrated circuit active areas |
| KR970052023A (ko) * | 1995-12-30 | 1997-07-29 | 김주용 | 에스 오 아이 소자 및 그의 제조방법 |
| WO1997048136A1 (fr) | 1996-06-14 | 1997-12-18 | Mitsubishi Denki Kabushiki Kaisha | Composant a semi-conducteurs ayant une structure silicium sur isolant et procede de fabrication de ce composant |
| US6424010B2 (en) | 1996-11-15 | 2002-07-23 | Mitsubishi Denki Kabushiki Kaisha | Method of manufacturing a semiconductor device having reduced power consumption without a reduction in the source/drain breakdown voltage |
| KR100287399B1 (ko) * | 1996-11-15 | 2001-05-02 | 다니구찌 이찌로오, 기타오카 다카시 | 반도체 장치 및 그 제조 방법 |
| JP4540146B2 (ja) | 1998-12-24 | 2010-09-08 | ルネサスエレクトロニクス株式会社 | 半導体装置の製造方法 |
| JP2000208614A (ja) * | 1999-01-14 | 2000-07-28 | Mitsubishi Electric Corp | 半導体装置の製造方法及び半導体装置 |
| US6133837A (en) * | 1999-03-05 | 2000-10-17 | Hill-Rom, Inc. | Patient position system and method for a support surface |
| JP2002033484A (ja) * | 2000-07-18 | 2002-01-31 | Mitsubishi Electric Corp | 半導体装置 |
| US6756619B2 (en) * | 2002-08-26 | 2004-06-29 | Micron Technology, Inc. | Semiconductor constructions |
| JP5114844B2 (ja) * | 2005-02-14 | 2013-01-09 | ルネサスエレクトロニクス株式会社 | 半導体装置の製造方法 |
| US8324668B2 (en) * | 2009-12-17 | 2012-12-04 | Taiwan Semiconductor Manufacturing Company, Ltd. | Dummy structure for isolating devices in integrated circuits |
| JP6683831B2 (ja) * | 2017-03-30 | 2020-04-22 | ダイナックス セミコンダクター インコーポレイテッドＤｙｎａｘ Ｓｅｍｉｃｏｎｄｕｃｔｏｒ，Ｉｎｃ． | 半導体デバイス及びその製造方法 |
Family Cites Families (8)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS5613771A (en) * | 1979-07-16 | 1981-02-10 | Nissan Motor Co Ltd | Metal-oxide semiconductor device |
| JPS58141554A (ja) * | 1982-02-18 | 1983-08-22 | Nec Corp | Ｃｍｏｓ型半導体集積回路装置 |
| JPH0680829B2 (ja) * | 1985-03-14 | 1994-10-12 | 株式会社日立製作所 | 半導体装置 |
| US4825278A (en) * | 1985-10-17 | 1989-04-25 | American Telephone And Telegraph Company At&T Bell Laboratories | Radiation hardened semiconductor devices |
| JPS62104173A (ja) * | 1985-10-31 | 1987-05-14 | Fujitsu Ltd | 半導体装置 |
| JPH0265254A (ja) * | 1988-08-31 | 1990-03-05 | Toshiba Corp | 半導体装置 |
| JP2507567B2 (ja) * | 1988-11-25 | 1996-06-12 | 三菱電機株式会社 | 絶縁体基板上の半導体層に形成されたｍｏｓ型電界効果トランジスタ |
| JP2560218B2 (ja) * | 1989-05-25 | 1996-12-04 | 工業技術院長 | 半導体装置の製造方法 |
-
1990
- 1990-10-03 JP JP2267497A patent/JP2547663B2/ja not_active Expired - Fee Related
-
1991
- 1991-09-27 DE DE69114984T patent/DE69114984T2/de not_active Expired - Lifetime
- 1991-09-27 EP EP91308866A patent/EP0479504B1/en not_active Expired - Lifetime
-
1993
- 1993-04-28 US US08/052,858 patent/US5355012A/en not_active Expired - Lifetime
Cited By (4)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US6706574B2 (en) * | 1999-11-04 | 2004-03-16 | Raytheon Company | Field effect transistor and method for making the same |
| JP2002134755A (ja) * | 2000-10-25 | 2002-05-10 | Fujitsu Ltd | 半導体装置及びその製造方法 |
| JP4614522B2 (ja) * | 2000-10-25 | 2011-01-19 | 富士通セミコンダクター株式会社 | 半導体装置及びその製造方法 |
| JP2009302310A (ja) * | 2008-06-13 | 2009-12-24 | Sharp Corp | メモリ素子、半導体記憶装置及びその動作方法 |
Also Published As
| Publication number | Publication date |
|---|---|
| US5355012A (en) | 1994-10-11 |
| EP0479504A3 (en) | 1992-04-15 |
| EP0479504A2 (en) | 1992-04-08 |
| EP0479504B1 (en) | 1995-11-29 |
| DE69114984T2 (de) | 1996-05-30 |
| JP2547663B2 (ja) | 1996-10-23 |
| DE69114984D1 (de) | 1996-01-11 |
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