JPH04125940A - 電界効果トランジスタ及びその製造方法 - Google Patents
電界効果トランジスタ及びその製造方法Info
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- JPH04125940A JPH04125940A JP2246600A JP24660090A JPH04125940A JP H04125940 A JPH04125940 A JP H04125940A JP 2246600 A JP2246600 A JP 2246600A JP 24660090 A JP24660090 A JP 24660090A JP H04125940 A JPH04125940 A JP H04125940A
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- H01L29/40—Electrodes ; Multistep manufacturing processes therefor
- H01L29/41—Electrodes ; Multistep manufacturing processes therefor characterised by their shape, relative sizes or dispositions
- H01L29/423—Electrodes ; Multistep manufacturing processes therefor characterised by their shape, relative sizes or dispositions not carrying the current to be rectified, amplified or switched
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- H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
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- H01L29/76—Unipolar devices, e.g. field effect transistors
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Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
（産業上の利用分野）
本発明は、化合物半導体を用い、２次元電子ガスをチャ
ネルとした電界効果トランジスタの構造、及びその製造
方法に関するものである。
ネルとした電界効果トランジスタの構造、及びその製造
方法に関するものである。
（従来の技術）
ウェハ基板上に作製された素子のそれぞれを電気的に分
離させる技術、あるいは一つの素子中でのソース、ドレ
イン、ゲート各電極領域間の電気的分離技術は、ＩＣ並
びにディスクリート素子の両方の素子特性に大きな影響
を及ぼす意味で重要な技術である。エピタキシャル法に
より作製された基板を用いた電界効果トランジスタでは
、半絶縁性半導体基板上に高濃度層を形成し２、その一
部を動作部分に限定してデバイス動作をさせる。その際
に一つの素子中でのソース、ドレイン、ゲート各電極領
域間相互のアイソレーションが不十分である場合には、
実際のＦＥＴ動作の際に動作電流のリークが問題となっ
てピンチオフ特性の悪化、耐圧の劣化などの問題が発生
する。これはそのまま雑音特性、出力効率などデバイス
特性の劣化につながる。又、ＩＣに於ては隣合う素子同
士が互いの特性に悪影響を及ぼし合い、同様に特性劣化
を引き起こす。
離させる技術、あるいは一つの素子中でのソース、ドレ
イン、ゲート各電極領域間の電気的分離技術は、ＩＣ並
びにディスクリート素子の両方の素子特性に大きな影響
を及ぼす意味で重要な技術である。エピタキシャル法に
より作製された基板を用いた電界効果トランジスタでは
、半絶縁性半導体基板上に高濃度層を形成し２、その一
部を動作部分に限定してデバイス動作をさせる。その際
に一つの素子中でのソース、ドレイン、ゲート各電極領
域間相互のアイソレーションが不十分である場合には、
実際のＦＥＴ動作の際に動作電流のリークが問題となっ
てピンチオフ特性の悪化、耐圧の劣化などの問題が発生
する。これはそのまま雑音特性、出力効率などデバイス
特性の劣化につながる。又、ＩＣに於ては隣合う素子同
士が互いの特性に悪影響を及ぼし合い、同様に特性劣化
を引き起こす。
ウェハ上に並ぶプレーナ型電界効果トランジスタ個々に
ついての各電極領域間の電気的アイソレーション、ある
いは個々のトランジスタ間の電気的アイソレーションを
とる最も簡単な、かつ広く用いられている方法は、その
素子間部分の能動層部分を除去してしまう方法である。
ついての各電極領域間の電気的アイソレーション、ある
いは個々のトランジスタ間の電気的アイソレーションを
とる最も簡単な、かつ広く用いられている方法は、その
素子間部分の能動層部分を除去してしまう方法である。
本来素子間にキャリアをもつ高濃度層の部分が存在する
ことで素子間のアイソレーションは劣化するものである
から、その電流が流れ得る高濃度チャネル部分を除去し
てしまうことでアイソレーションは図れる。このアイソ
レーションの方法の一例はメサ形成をするもので、第５
図にその構造の例を示す。
ことで素子間のアイソレーションは劣化するものである
から、その電流が流れ得る高濃度チャネル部分を除去し
てしまうことでアイソレーションは図れる。このアイソ
レーションの方法の一例はメサ形成をするもので、第５
図にその構造の例を示す。
アイソレーションを図るもう一つの代表的な手法はイオ
ン注入によるものである。電子やホールの存在するキャ
リア層に対し例えばボロンや酸素などのイオンをあるエ
ネルギーで注入することで、電子の捕獲を行うあるいは
結晶性を壊すなどしてその自由電荷の走行を阻止するも
のである。
ン注入によるものである。電子やホールの存在するキャ
リア層に対し例えばボロンや酸素などのイオンをあるエ
ネルギーで注入することで、電子の捕獲を行うあるいは
結晶性を壊すなどしてその自由電荷の走行を阻止するも
のである。
この方法はエツチングによるメサ形成のような段差をウ
ェハ上に作製することなくアイソレーションを達成する
ことができる。従ってこの手法は集積回路などでその製
造上の歩留り向上に大きく寄与する手法である。
ェハ上に作製することなくアイソレーションを達成する
ことができる。従ってこの手法は集積回路などでその製
造上の歩留り向上に大きく寄与する手法である。
（発明が解決しようとする課題）
メサエッチングを用いる際にはプロセス上、以下の点が
不利となることを覚悟【７なければならなくなる。先ず
、溶液エツチングに際してはそのエッチャントの組成に
よっては、ヘテロ接合系エピタキシャル成長基板の各層
に対するエツチングレートの選択性が問題となる。一般
に、材料組成の違いによってそれぞれの層のエツチング
レートは異なるのが通常である。特に使用するエッチャ
ントのｐＨ値によりそのレートは異なっている。
不利となることを覚悟【７なければならなくなる。先ず
、溶液エツチングに際してはそのエッチャントの組成に
よっては、ヘテロ接合系エピタキシャル成長基板の各層
に対するエツチングレートの選択性が問題となる。一般
に、材料組成の違いによってそれぞれの層のエツチング
レートは異なるのが通常である。特に使用するエッチャ
ントのｐＨ値によりそのレートは異なっている。
エツチングレートの早い層がその層の下部に存在する際
には、上層に対する下層のえぐれ現象が生ずることとな
る。デバイス作製に於ては、これが原因となってメサ形
成によるアイソレーションを行った場合、メサエッヂで
大きな段差が発生することになる。第６図と第７図にそ
の一例を示す。通常酸と過酸化水素水の混合液をエッチ
ャントとして用いる場合はＧａＡｓとＡｌＧａＡｓとＩ
ｎＧａＡｓでエツチングレートが異なり、この順でそれ
は大きい。
には、上層に対する下層のえぐれ現象が生ずることとな
る。デバイス作製に於ては、これが原因となってメサ形
成によるアイソレーションを行った場合、メサエッヂで
大きな段差が発生することになる。第６図と第７図にそ
の一例を示す。通常酸と過酸化水素水の混合液をエッチ
ャントとして用いる場合はＧａＡｓとＡｌＧａＡｓとＩ
ｎＧａＡｓでエツチングレートが異なり、この順でそれ
は大きい。
よって従ってＧａＡｓとＡｌＧａＡｓの２層をもつ半導
体層をエツチングすると第６図のようにＧａＡｓ層２３
下のＡｌＧａＡｓ層２２はサイドエツチングが大きく入
り込み大きな段差部１６が生じることになる。またｐｓ
ｅｕｄｏｍｏｒｐｈｉｃ系の例えばＧａＡｓ／ＩｎＧａ
Ａｓ／ＡｌＧａＡｓ系の２ＤＥＧＦＥＴでは、第７図に
示すようにペテロ接合間でより大きな段差部１６ができ
てしまう。又、基板上の能動層厚が大きい場合トータル
のエツチング量が大きくなり、従ってメサエッヂでの段
差が大きくなるという問題が生じる。以上のようにメサ
側面に段差があると、ゲート電極形成に際し、そのゲー
ト電極の一部がメサエッヂにかかる部分で電極の段切れ
が生じることになり、ＦＥＴ特性の劣化や歩留り低下を
招く要因となる。またこれはゲート電極のみならず、オ
ーミック電極に於てもメサからメサ以外の部分に跨って
形成される場合には同様に電極の段切れが生じる。
体層をエツチングすると第６図のようにＧａＡｓ層２３
下のＡｌＧａＡｓ層２２はサイドエツチングが大きく入
り込み大きな段差部１６が生じることになる。またｐｓ
ｅｕｄｏｍｏｒｐｈｉｃ系の例えばＧａＡｓ／ＩｎＧａ
Ａｓ／ＡｌＧａＡｓ系の２ＤＥＧＦＥＴでは、第７図に
示すようにペテロ接合間でより大きな段差部１６ができ
てしまう。又、基板上の能動層厚が大きい場合トータル
のエツチング量が大きくなり、従ってメサエッヂでの段
差が大きくなるという問題が生じる。以上のようにメサ
側面に段差があると、ゲート電極形成に際し、そのゲー
ト電極の一部がメサエッヂにかかる部分で電極の段切れ
が生じることになり、ＦＥＴ特性の劣化や歩留り低下を
招く要因となる。またこれはゲート電極のみならず、オ
ーミック電極に於てもメサからメサ以外の部分に跨って
形成される場合には同様に電極の段切れが生じる。
又、イオン注入によるアイソレーションに於ては、高濃
度チャネルに対しては十分なアイソレーションに有効な
イオン注入条件設定が難しく、エピタキシャル成長ウェ
ハなどに対してはその構造に則ったエネルギー値、ドー
ズ量の設定が必要となる。又、被注入ウェハの阻止能を
考慮したイオンの拡散を考えるとその基板の表面側のト
ータルイオン密度は低くならざるを得ない。注入イオン
の注入エネルギーを低くすることはイオンの拡散を基板
表面側で止めてしまうことを意味するが、逆に装置側の
条件は難しくなりイオンビームの安定条件が崩れる。
度チャネルに対しては十分なアイソレーションに有効な
イオン注入条件設定が難しく、エピタキシャル成長ウェ
ハなどに対してはその構造に則ったエネルギー値、ドー
ズ量の設定が必要となる。又、被注入ウェハの阻止能を
考慮したイオンの拡散を考えるとその基板の表面側のト
ータルイオン密度は低くならざるを得ない。注入イオン
の注入エネルギーを低くすることはイオンの拡散を基板
表面側で止めてしまうことを意味するが、逆に装置側の
条件は難しくなりイオンビームの安定条件が崩れる。
本発明の目的はソースドレイン、ゲート等の各電極間の
アイソレーションの十分とれたしかも電極の段切れない
ＦＥＴを提供することにある。
アイソレーションの十分とれたしかも電極の段切れない
ＦＥＴを提供することにある。
（課題を解決するための手段）
本発明の電界効果トランジスタは半絶縁性半導体基板上
に、不純物無添加の第１の半導体からなるチャネル層と
、該チャネル層に比べ電子親和力が小さくかつ不純物添
加されている第２の半導体からなる電子供給層と、該電
子供給層に比べ電子親和力が大きくかつ不純物添加され
ている第３の半導体からなるコンタクト層とを順次積層
した構造を少なくとも備える電荷効果トランジスタに於
て、該電界効果トランジスタの能動部以外の領域にイオ
ンが注入され、かつ該能動部以外の領域の前記コンタク
ト層の少なくとも基板側の一部を残し、表面側部分が除
去されていることを特徴とする。
に、不純物無添加の第１の半導体からなるチャネル層と
、該チャネル層に比べ電子親和力が小さくかつ不純物添
加されている第２の半導体からなる電子供給層と、該電
子供給層に比べ電子親和力が大きくかつ不純物添加され
ている第３の半導体からなるコンタクト層とを順次積層
した構造を少なくとも備える電荷効果トランジスタに於
て、該電界効果トランジスタの能動部以外の領域にイオ
ンが注入され、かつ該能動部以外の領域の前記コンタク
ト層の少なくとも基板側の一部を残し、表面側部分が除
去されていることを特徴とする。
その製造方法は半絶縁性半導体基板上に少なくとも不純
物無添加の第１の半導体からなるチャネル層と、該チャ
ネル層に比べ電子親和力が小さくかつ不純物添加されて
いる第２の半導体からなる電子供給層と、該電子供給層
に比べ電子親和力が大きくかつ不純物添加されている第
３の半導体からなるコンタクト層とを順次積層成長する
工程と、電界効果トランジスタの能動部以外の領域にイ
オン注入を行う工程と、前記能動部以外の領域の前記コ
ンタクト層の少なくとも基板側の一部を残し、表面側部
分を除去する工程とを備えることを特徴とする。
物無添加の第１の半導体からなるチャネル層と、該チャ
ネル層に比べ電子親和力が小さくかつ不純物添加されて
いる第２の半導体からなる電子供給層と、該電子供給層
に比べ電子親和力が大きくかつ不純物添加されている第
３の半導体からなるコンタクト層とを順次積層成長する
工程と、電界効果トランジスタの能動部以外の領域にイ
オン注入を行う工程と、前記能動部以外の領域の前記コ
ンタクト層の少なくとも基板側の一部を残し、表面側部
分を除去する工程とを備えることを特徴とする。
本発明の別の電界効果トランジスタは半絶縁性半導体基
板上に、不純物無添加の第１の半導体からなるバッファ
ー層と、該バッファー層に比べ電子親和力が大きくかつ
不純物添加されていない第２の半導体からなるチャネル
層と、該チャネル層に比べ電子親和力が小さくかつ不純
物添加されている第３の半導体からなる電子供給層と、
該電子供給層に比べ電子親和力が大きくかつ不純物添加
されている第４の半導体からなるコンタクト層とを順次
積層した構造を少なくとも備える電界効果トランジスタ
に於て、該電界効果トランジスタの能動部以外の領域に
イオンが注入され、該能動部以外の領域の前記コンタク
ト層の少なくとも基板側の一部を残し、表面側部分が除
去されていることを特徴とする。
板上に、不純物無添加の第１の半導体からなるバッファ
ー層と、該バッファー層に比べ電子親和力が大きくかつ
不純物添加されていない第２の半導体からなるチャネル
層と、該チャネル層に比べ電子親和力が小さくかつ不純
物添加されている第３の半導体からなる電子供給層と、
該電子供給層に比べ電子親和力が大きくかつ不純物添加
されている第４の半導体からなるコンタクト層とを順次
積層した構造を少なくとも備える電界効果トランジスタ
に於て、該電界効果トランジスタの能動部以外の領域に
イオンが注入され、該能動部以外の領域の前記コンタク
ト層の少なくとも基板側の一部を残し、表面側部分が除
去されていることを特徴とする。
そしてその製造方法は半絶縁性半導体基板上に少なくと
も不純物無添加の第１の半導体からなるバッファー層と
、該バッファー層に比べ電子親和力が小さくかつ不純物
添加されていない第２の半導体からなるチャネル層と、
該チャネル層に比べ電子親和力が大きくかつ不純物添加
されている第３の半導体からなる電子供給層と、該電子
供給層に比べ電子親和力が大きくかつ不純物添加されて
いる第４の半導体からなるコンタクト層とを順次積層成
長する工程と、電界効果トランジスタの能動部以外の領
域にイオン注入を行う工程と、前記能動部以外の領域の
前記コンタクト層の少なくとも基板側の一部を残し、表
面側部分が除去する工程とを備えることを特徴とする。
も不純物無添加の第１の半導体からなるバッファー層と
、該バッファー層に比べ電子親和力が小さくかつ不純物
添加されていない第２の半導体からなるチャネル層と、
該チャネル層に比べ電子親和力が大きくかつ不純物添加
されている第３の半導体からなる電子供給層と、該電子
供給層に比べ電子親和力が大きくかつ不純物添加されて
いる第４の半導体からなるコンタクト層とを順次積層成
長する工程と、電界効果トランジスタの能動部以外の領
域にイオン注入を行う工程と、前記能動部以外の領域の
前記コンタクト層の少なくとも基板側の一部を残し、表
面側部分が除去する工程とを備えることを特徴とする。
（作用）
一般に、半導体基板にイオン注入を行った際の注入密度
分布は、基板表面側は低く、ある深さのところでピーク
をもって減少するというプロファイルを持っている。従
って基板の表面側に高濃度層が形成されている際は、そ
のアイソレーションは必然的に不十分となる。本発明で
はその部分をエツチングにより除去してしまうことで、
不十分なアイソレーションを完全にすることを意図して
イル。一般ニ２ＤＥＧＦＥＴ構造ではソース抵抗の低減
を意図して最上層に高濃度コンタクト層を設けることが
その特性向上に不可欠である。本発明ではこの２ＤＥＧ
ＦＥＴ構造に於てこのエツチングをペテロ接合に跨らず
最上層であるコンタクト層の単一層に限ることでエツチ
ングレートの違いによる段差形成を回避している。従っ
てメサエッヂ部での電極段切れの概念はなくなり、ＦＥ
Ｔの特性劣化や素子作製上の歩留り劣化の問題は解消さ
れる。
分布は、基板表面側は低く、ある深さのところでピーク
をもって減少するというプロファイルを持っている。従
って基板の表面側に高濃度層が形成されている際は、そ
のアイソレーションは必然的に不十分となる。本発明で
はその部分をエツチングにより除去してしまうことで、
不十分なアイソレーションを完全にすることを意図して
イル。一般ニ２ＤＥＧＦＥＴ構造ではソース抵抗の低減
を意図して最上層に高濃度コンタクト層を設けることが
その特性向上に不可欠である。本発明ではこの２ＤＥＧ
ＦＥＴ構造に於てこのエツチングをペテロ接合に跨らず
最上層であるコンタクト層の単一層に限ることでエツチ
ングレートの違いによる段差形成を回避している。従っ
てメサエッヂ部での電極段切れの概念はなくなり、ＦＥ
Ｔの特性劣化や素子作製上の歩留り劣化の問題は解消さ
れる。
（実施例）
本発明の第１の実施例を図面を参照しながら詳細に説明
する。第１図は本発明により作製された電界効果トラン
ジスタの構造を示す図である。ウェハ上に並ぶ個々の電
界効果トランジスタのアイソレーションを図るために素
子の能動部以外の領域にイオン注入を行っておりかつそ
の箇所の最上層高濃度層表面側をエツチングしである。
する。第１図は本発明により作製された電界効果トラン
ジスタの構造を示す図である。ウェハ上に並ぶ個々の電
界効果トランジスタのアイソレーションを図るために素
子の能動部以外の領域にイオン注入を行っておりかつそ
の箇所の最上層高濃度層表面側をエツチングしである。
最上層高濃度層の基板側はイオン注入により十分にアイ
ソレーションがなされている。第１図に示しであるのは
最上層を高濃度ｎ型ＧａＡｓ層４とした２ＤＥＧＦＥＴ
である。
ソレーションがなされている。第１図に示しであるのは
最上層を高濃度ｎ型ＧａＡｓ層４とした２ＤＥＧＦＥＴ
である。
次にこのような電界効果トランジスタの製造工程を第２
図を参照しながら説明する。第２図（ａ）のように半絶
縁性（Ｓ、 １．）ＧａＡｓ基板１上に不純物無添加Ｇ
ａＡｓチャネル層２を５００ｎｍ、２×１０１８ｃｍ−
３にｎ型にドープされた不純物添加ＡｌＧａＡｓ電子供
給層３を３０ｎｍ、３×１０１８ｃｍ−３にｎ型ドープ
された不純物添加ＧａＡｓコンタクト層４を５０ｎｍ、
以上各層を順次例えば分子線エピタキシー法あるいは有
機金属化学堆積法等の方法により成長する。第２図（ｂ
）のようにこの基板上に電界効果トランジスターの能動
層部１０を例えばホトレジスト９等を用いてマスクする
。
図を参照しながら説明する。第２図（ａ）のように半絶
縁性（Ｓ、 １．）ＧａＡｓ基板１上に不純物無添加Ｇ
ａＡｓチャネル層２を５００ｎｍ、２×１０１８ｃｍ−
３にｎ型にドープされた不純物添加ＡｌＧａＡｓ電子供
給層３を３０ｎｍ、３×１０１８ｃｍ−３にｎ型ドープ
された不純物添加ＧａＡｓコンタクト層４を５０ｎｍ、
以上各層を順次例えば分子線エピタキシー法あるいは有
機金属化学堆積法等の方法により成長する。第２図（ｂ
）のようにこの基板上に電界効果トランジスターの能動
層部１０を例えばホトレジスト９等を用いてマスクする
。
続いて第２図（Ｃ）のように例えばボロンイオン１１を
用いたイオン注入を行う。その注入エネルギー及びイオ
ンのドーズ量は基板構造により適宜変える必要があるが
ここでは例えば４０ＫｅＶとし、そのドーズ量を例えば
Ｉ Ｘ １０１４ｃｍ−３とする。これにより不純物添
加ＡｌＧａＡｓ層３及び不純物無添加ＧａＡｓ層２には
十分にボロンイオンは注入されアイソレーションされて
いる。最上層である不純物添加ＧａＡｓ層４は表面側に
関しては注入が不十分であり、このままでは表面層にリ
ーク電流が流れてしまう。そこで第２図（ｄ）に示すよ
うに次の工程として前記のホトレジストによる同マスク
を用いて例えばリン酸と過酸化水素水と水の混合液によ
るエッチャントを用いて不純物添加ＧａＡｓ層４の表面
側約４０ｎｍをエツチング除去し、メサエッチング部７
を形成する。この工程により素子能動部１０以外の領域
のアイソレーションは完全となる。従来のようなメサ形
成のみによる場合には少なくとも不純物添加ＧａＡｓ層
４及び不純物添加ＡｌＧａＡｓ層３及び不純物無添加Ｇ
ａＡｓ１２の一部を完全にエツチング除去してしまう必
要があり、本構造の場合にはそのエツチング深さは少な
くとも１１００ｎ以上となっていた。本実施例では従来
の半分以下の深さである。
用いたイオン注入を行う。その注入エネルギー及びイオ
ンのドーズ量は基板構造により適宜変える必要があるが
ここでは例えば４０ＫｅＶとし、そのドーズ量を例えば
Ｉ Ｘ １０１４ｃｍ−３とする。これにより不純物添
加ＡｌＧａＡｓ層３及び不純物無添加ＧａＡｓ層２には
十分にボロンイオンは注入されアイソレーションされて
いる。最上層である不純物添加ＧａＡｓ層４は表面側に
関しては注入が不十分であり、このままでは表面層にリ
ーク電流が流れてしまう。そこで第２図（ｄ）に示すよ
うに次の工程として前記のホトレジストによる同マスク
を用いて例えばリン酸と過酸化水素水と水の混合液によ
るエッチャントを用いて不純物添加ＧａＡｓ層４の表面
側約４０ｎｍをエツチング除去し、メサエッチング部７
を形成する。この工程により素子能動部１０以外の領域
のアイソレーションは完全となる。従来のようなメサ形
成のみによる場合には少なくとも不純物添加ＧａＡｓ層
４及び不純物添加ＡｌＧａＡｓ層３及び不純物無添加Ｇ
ａＡｓ１２の一部を完全にエツチング除去してしまう必
要があり、本構造の場合にはそのエツチング深さは少な
くとも１１００ｎ以上となっていた。本実施例では従来
の半分以下の深さである。
以上で本発明の電界効果トランジスタのアイソレーショ
ン工程は完了し第２図（ｅ）の構造が得られる。以降は
オーミック電極５及びゲート電極６形成の工程などを経
て第１図の電界効果トランジスタが作製できるが、これ
らの電極形成工程は従来より用いられている一般的な例
えば蒸着リフトオフ法などを用いた工程により容易に作
製可能である。
ン工程は完了し第２図（ｅ）の構造が得られる。以降は
オーミック電極５及びゲート電極６形成の工程などを経
て第１図の電界効果トランジスタが作製できるが、これ
らの電極形成工程は従来より用いられている一般的な例
えば蒸着リフトオフ法などを用いた工程により容易に作
製可能である。
以上で本実施例の電界効果トランジスタが完成したが、
半導体層構造はこれに限らず、他の例も可能である。例
えば電子供給層とチャネル層の間に不純物を含まないス
ペーサ層を入れてもよい。
半導体層構造はこれに限らず、他の例も可能である。例
えば電子供給層とチャネル層の間に不純物を含まないス
ペーサ層を入れてもよい。
あるいはチャネル層中にそれより電子親和力の小さいバ
ッファ層を入れてもよい。またはコンタクト層と電子供
給層の間に不純物無添加層あるいは低濃度の不純物添加
層を入れてもよい。このように種々のタイプのＦＥＴに
適用できる。また材料もＡｌＧａＡｓ／ＧａＡｓ系に限
らずＩｎＰ系など他のＩＩＩ −Ｖ族化合物半導体にも
適用できる。
ッファ層を入れてもよい。またはコンタクト層と電子供
給層の間に不純物無添加層あるいは低濃度の不純物添加
層を入れてもよい。このように種々のタイプのＦＥＴに
適用できる。また材料もＡｌＧａＡｓ／ＧａＡｓ系に限
らずＩｎＰ系など他のＩＩＩ −Ｖ族化合物半導体にも
適用できる。
本実施例では高濃度最上層（コンタクト層）を持った基
板構造に対しても、メサ形状としての大きな段差を生じ
させることなく、アイソレーションを行うことが可能と
なり、従ってゲート電極の該段差部での段切れを生じづ
せることなく良好な特性を示し得る電界効果トランジス
タが得られた。また本実施例による製造方法によりピン
チオフ特性や耐圧の優れたＦＥＴが歩留り良く容易に作
製できる。またイオン注入工程も精密な制御が不要で工
程が容易である。
板構造に対しても、メサ形状としての大きな段差を生じ
させることなく、アイソレーションを行うことが可能と
なり、従ってゲート電極の該段差部での段切れを生じづ
せることなく良好な特性を示し得る電界効果トランジス
タが得られた。また本実施例による製造方法によりピン
チオフ特性や耐圧の優れたＦＥＴが歩留り良く容易に作
製できる。またイオン注入工程も精密な制御が不要で工
程が容易である。
又、本発明のアイソレーション技術は例えばＭＭＩＣ等
の集積回路を作製する場合に於ても、独立した個々の素
子の電気的アイソレーションを行つ際に有効であること
は言うまでもない。
の集積回路を作製する場合に於ても、独立した個々の素
子の電気的アイソレーションを行つ際に有効であること
は言うまでもない。
尚、本発明の実施例は特定の材料、特定の値を用いて説
明したがこの条件、材料に限るものではない。例えば実
施例のエツチング工程ではエッチャントとしてリン酸と
過酸化水素水と水の混合液を用いたがこの混合液に限ら
れるものではなく、硫酸と過酸化水素水と水、あるいは
クエン酸と過酸化水素水と水の混合液等様々なエッチャ
ントを用いることが可能である。あるいはハロゲン系の
ガスを主成分とする混合ガスを用いた反応性エツチング
を用いてもよい。又、イオン注入のエネルギー条件、ド
ーズ量も本実施例の条件に限るものではなく、基板構造
によってそれらの条件は適宜変更する必要もある。高濃
度層のエツチング深さに於てもしかりであり、そのエツ
チング深さはその基板構造及びイオン注入条件次第で適
宜変更する必要がある。注入するイオン種についても基
本的には限定するものではなく、ボロンイオン以外でも
例えば酸素のようなイオン種でも基本的にはアイソレー
ションが可能であればどのようなイオン種であっても問
題ないことは同様である。
明したがこの条件、材料に限るものではない。例えば実
施例のエツチング工程ではエッチャントとしてリン酸と
過酸化水素水と水の混合液を用いたがこの混合液に限ら
れるものではなく、硫酸と過酸化水素水と水、あるいは
クエン酸と過酸化水素水と水の混合液等様々なエッチャ
ントを用いることが可能である。あるいはハロゲン系の
ガスを主成分とする混合ガスを用いた反応性エツチング
を用いてもよい。又、イオン注入のエネルギー条件、ド
ーズ量も本実施例の条件に限るものではなく、基板構造
によってそれらの条件は適宜変更する必要もある。高濃
度層のエツチング深さに於てもしかりであり、そのエツ
チング深さはその基板構造及びイオン注入条件次第で適
宜変更する必要がある。注入するイオン種についても基
本的には限定するものではなく、ボロンイオン以外でも
例えば酸素のようなイオン種でも基本的にはアイソレー
ションが可能であればどのようなイオン種であっても問
題ないことは同様である。
本発明の第２の実施例を図面を参照しながら詳細に説明
する。第３図は本発明により作製された電界効果トラン
ジスタの構造を示す図である。ウェハ上に並ぶ個々の電
界効果トランジスタのアイソレーションを図るために素
子の能動線以外の領域にイオン注入を行っておりかつそ
の箇所の最上層高濃度層表面側をエツチングしである。
する。第３図は本発明により作製された電界効果トラン
ジスタの構造を示す図である。ウェハ上に並ぶ個々の電
界効果トランジスタのアイソレーションを図るために素
子の能動線以外の領域にイオン注入を行っておりかつそ
の箇所の最上層高濃度層表面側をエツチングしである。
最上層高濃度層の基板側はイオン注入により十分にアイ
ソレーションがなされている。第３図に示しであるのは
最上層を高濃度ＧａＡｓ層とした２ＤＥＧＦＥＴである
。
ソレーションがなされている。第３図に示しであるのは
最上層を高濃度ＧａＡｓ層とした２ＤＥＧＦＥＴである
。
次にこのような電界効果トランジスタの製造例を第４図
の工程図を参照しながら説明する。第４図（ａ）のよう
に半絶縁性ＧａＡｓ基板１上に不純物無添加ＧａＡｓ層
１２を５００ｎｍ、不純物無添加ＩｎＧａＡｓ層１３を
１５ｎｍ、２Ｘ１０”ｃｍ−３にドープされた不純物添
加ＡｌＧａＡｓ層１４を３０ｎｍ、３×１０１８ｃｍ−
３にドープされた不純物添加ＧａＡｓ層１５を５０ｎｍ
、以上各層を順次例えば分子線エピタキシー法あるいは
有機金属化学堆積法等の方法により成長する。この基板
上に第４図（ｂ）のように電界効果トランジスターの能
動層部１０を例えばホトレジスト９等を用いてマスクす
る。続いて第４図（Ｃ）のように例えばボロンイオン１
１を用いたイオン注入を行う。その注入エネルギー及び
イオンのドーズ量は基板構造により適宜変える必要があ
るが、ここでは例えば４０ＫｅＶとし、そのドーズ量を
例えばｌＸ１０’ｃｍ−８とする。これにより不純物添
加ＡｌＧａＡｓ層１４及び不純物無添加ＩｎＧａＡＦＪ
ｊ１３とＧａＡｓ層１２には十分にボロンイオンは注入
されアイソレーションされている。最上層である不純物
添加ＧａＡｓ層１５は表面側に関しては注入が不十分で
あリ、このままでは表面層でリーク電流が流れてしまう
。そこで次の工程として前記のホトレジスト９による同
マスクを用いて例えばリン酸と過酸化水素水と水の混合
液によるエッチャントを用いて不純物添加ＧａＡｓ層１
５の表面制約４０ｎｍをエツチング除去する。第４図（
ｄ）のようにこの工程により素子能動部１０以外の領域
のアイソレーションは完全となる。従来のような完全な
メサ形成による場合には少なくとも不純物添加ＧａＡｓ
層１５と不純物添加ＡｌＧａＡｓ層１４とＩｎＧａＡｓ
層１３及び不純物無添加ＧａＡｓ層１２の一部を完全に
エツチング除去してしまう必要があり本構造の場合には
第５図のようにそのエツチング深さは少なくとも１１０
０ｎ以上となる。しかし本実施例ではその半分以下の深
さでよい。
の工程図を参照しながら説明する。第４図（ａ）のよう
に半絶縁性ＧａＡｓ基板１上に不純物無添加ＧａＡｓ層
１２を５００ｎｍ、不純物無添加ＩｎＧａＡｓ層１３を
１５ｎｍ、２Ｘ１０”ｃｍ−３にドープされた不純物添
加ＡｌＧａＡｓ層１４を３０ｎｍ、３×１０１８ｃｍ−
３にドープされた不純物添加ＧａＡｓ層１５を５０ｎｍ
、以上各層を順次例えば分子線エピタキシー法あるいは
有機金属化学堆積法等の方法により成長する。この基板
上に第４図（ｂ）のように電界効果トランジスターの能
動層部１０を例えばホトレジスト９等を用いてマスクす
る。続いて第４図（Ｃ）のように例えばボロンイオン１
１を用いたイオン注入を行う。その注入エネルギー及び
イオンのドーズ量は基板構造により適宜変える必要があ
るが、ここでは例えば４０ＫｅＶとし、そのドーズ量を
例えばｌＸ１０’ｃｍ−８とする。これにより不純物添
加ＡｌＧａＡｓ層１４及び不純物無添加ＩｎＧａＡＦＪ
ｊ１３とＧａＡｓ層１２には十分にボロンイオンは注入
されアイソレーションされている。最上層である不純物
添加ＧａＡｓ層１５は表面側に関しては注入が不十分で
あリ、このままでは表面層でリーク電流が流れてしまう
。そこで次の工程として前記のホトレジスト９による同
マスクを用いて例えばリン酸と過酸化水素水と水の混合
液によるエッチャントを用いて不純物添加ＧａＡｓ層１
５の表面制約４０ｎｍをエツチング除去する。第４図（
ｄ）のようにこの工程により素子能動部１０以外の領域
のアイソレーションは完全となる。従来のような完全な
メサ形成による場合には少なくとも不純物添加ＧａＡｓ
層１５と不純物添加ＡｌＧａＡｓ層１４とＩｎＧａＡｓ
層１３及び不純物無添加ＧａＡｓ層１２の一部を完全に
エツチング除去してしまう必要があり本構造の場合には
第５図のようにそのエツチング深さは少なくとも１１０
０ｎ以上となる。しかし本実施例ではその半分以下の深
さでよい。
以上で第４図（ｅ）のように本発明の電界効果トランジ
スタのアイソレーション工程は完了する。以降はオーミ
ック電極及びゲート電極形成の工程などを経て第３図の
電界効果トランジスタが完成する。
スタのアイソレーション工程は完了する。以降はオーミ
ック電極及びゲート電極形成の工程などを経て第３図の
電界効果トランジスタが完成する。
本実施例では高濃度最上層を持ったヘテロ接合系基板構
造、特にＩｎＧａＡｓの歪層を備えたｐｓｅｕｄｏｍｏ
ｒｐｈｉｃ ２ＤＥＧＦＥＴ等のような組成の異なった
積層構造に対しても、メサ形状としての大きな段差を生
じさせることなく、アイソレーションを行うことが可能
となり、従ってゲート電極の該段差部での段切れを生じ
させることなく良好な特性を示し得る電界効果トランジ
スタが得られる。また本実施例の製造方法により容易に
歩留り良く作製できる。
造、特にＩｎＧａＡｓの歪層を備えたｐｓｅｕｄｏｍｏ
ｒｐｈｉｃ ２ＤＥＧＦＥＴ等のような組成の異なった
積層構造に対しても、メサ形状としての大きな段差を生
じさせることなく、アイソレーションを行うことが可能
となり、従ってゲート電極の該段差部での段切れを生じ
させることなく良好な特性を示し得る電界効果トランジ
スタが得られる。また本実施例の製造方法により容易に
歩留り良く作製できる。
又、本発明のアイソレーション技術は例えばＭＭＩＣ等
の集積回路を作製する場合に於ても、独立した個々の素
子の電気的アイソレーションを行つ際に有効であること
は言うまでもない。
の集積回路を作製する場合に於ても、独立した個々の素
子の電気的アイソレーションを行つ際に有効であること
は言うまでもない。
尚、第１の実施例と同様にこの実施例は特定の材料、特
定の値を用いて説明したがこれは理解を容易にするため
のものであり、本実施例に示した条件、材料に限るもの
ではない。
定の値を用いて説明したがこれは理解を容易にするため
のものであり、本実施例に示した条件、材料に限るもの
ではない。
またこの実施例においても半導体層について種々の変形
例が可能である。例えば、電子供給層とチャネル層の間
に不純物無添加のスペーサ層を入れてもよい。またバッ
ファ層中にそれより電子親和力の小さい半導体層を入れ
てもよい。あるいはコンタクト層と電子供給層の間に不
純物無添加あるいは低濃度の不純物添加層を入れてもよ
い。
例が可能である。例えば、電子供給層とチャネル層の間
に不純物無添加のスペーサ層を入れてもよい。またバッ
ファ層中にそれより電子親和力の小さい半導体層を入れ
てもよい。あるいはコンタクト層と電子供給層の間に不
純物無添加あるいは低濃度の不純物添加層を入れてもよ
い。
また材料系もＩｎＧａＡｓ／ＡｌＧａＡｓ／ＧａＡｓ系
に限らず、ＩｎＧａＡｓ／ＩｎＧａＡｓＰ／ＩｎＰ系へ
も適用できる。
に限らず、ＩｎＧａＡｓ／ＩｎＧａＡｓＰ／ＩｎＰ系へ
も適用できる。
（発明の効果）
本発明によれば、２ＤＥＧＦＥＴ等をはじめ、高濃度の
コンタクト層をもつＦＥＴにおいてメサ形状として大き
な段差を生じさせることなく、良好なアイソレーション
が得られる。リーク電流がなくなり、ピンチオフ特性の
悪化や耐圧の劣化がなくなった。従って雑音特性や出力
効率の優れた素子が得られる。また電極形成部での段切
れがなくなり、製造歩留りが向上する。
コンタクト層をもつＦＥＴにおいてメサ形状として大き
な段差を生じさせることなく、良好なアイソレーション
が得られる。リーク電流がなくなり、ピンチオフ特性の
悪化や耐圧の劣化がなくなった。従って雑音特性や出力
効率の優れた素子が得られる。また電極形成部での段切
れがなくなり、製造歩留りが向上する。
第１図は本発明による第１の実施例の電界効果トランジ
スタの製造を示す図で、第２図は第１の実施例の電界効
果トランジスタの製造工程を示す図である。第３図は本
発明による第２の実施例の電界効果トランジスタの構造
を示す図で、第４図は第２の実施例の電界効果トランジ
スタの製造工程を示す図である。第５図は従来例を示す
図。第６図と第７図はメサエッチングでの段差を説明す
る図である。
スタの製造を示す図で、第２図は第１の実施例の電界効
果トランジスタの製造工程を示す図である。第３図は本
発明による第２の実施例の電界効果トランジスタの構造
を示す図で、第４図は第２の実施例の電界効果トランジ
スタの製造工程を示す図である。第５図は従来例を示す
図。第６図と第７図はメサエッチングでの段差を説明す
る図である。
Claims (4)
- （１）半絶縁性半導体基板上に、不純物無添加の第１の
半導体からなるチャネル層と、該チャネル層に比べ電子
親和力が小さくかつ不純物添加されている第２の半導体
からなる電子供給層と、該電子供給層に比べ電子親和力
が大きくかつ不純物添加されている第３の半導体からな
るコンタクト層とを順次積層した構造を少なくとも備え
る電界効果トランジスタに於て、該電界効果トランジス
タの能動部以外の領域にイオンが注入され、かつ該能動
部以外の領域の前記コンタクト層の少なくとも基板側の
一部を残し、表面側部分が除去されていることを特徴と
する電界効果トランジスタ。 - （２）半絶縁性半導体基板上に少なくとも不純物無添加
の第１の半導体からなるチャネル層と、該チャネル層に
比べ電子親和力が小さくかつ不純物添加されている第２
の半導体からなる電子供給層と、該電子供給層に比べ電
子親和力が大きくかつ不純物添加されている第３の半導
体からなるコンタクト層とを順次積層成長する工程と、
電界効果トランジスタの能動部以外の領域にイオン注入
を行う工程と、前記能動部以外の領域の前記コンタクト
層の少なくとも基板側の一部を残し、表面側部分を除去
する工程とを備えることを特徴とする電界効果トランジ
スタの製造方法。 - （３）半絶縁性半導体基板上に、不純物無添加の第１の
半導体からなるバッファー層と、該バッファー層に比べ
電子親和力が大きくかつ不純物添加されていない第２の
半導体からなるチャネル層と、該チャネル層に比べ電子
親和力が小さくかつ不純物添加されている第３の半導体
からなる電子供給層と、該電子供給層に比べ電子親和力
が大きくかつ不純物添加されている第４の半導体からな
るコンタクト層とを順次積層した構造を少なくとも備え
る電界効果トランジスタに於て、該電界効果トランジス
タの能動部以外の領域にイオンが注入され、該能動部以
外の領域の前記コンタクト層の少なくとも基板側の一部
を残し、表面側部分が除去されていることを特徴とする
電界効果トランジスタ。 - （４）半絶縁性半導体基板上に少なくとも不純物無添加
の第１の半導体からなるバッファー層と、該バッファー
層に比べ電子親和力が大きくかつ不純物添加されていな
い第２の半導体からなるチャネル層と、該チャネル層に
比べ電子親和力が小さくかつ不純物添加されている第３
の半導体からなる電子供給層と、該電子供給層に比べ電
子親和力が大きくかつ不純物添加されている第４の半導
体からなるコンタクト層とを順次積層成長する工程と、
電界効果トランジスタの能動部以外の領域にイオン注入
を行う工程と、前記能動部以外の領域の前記コンタクト
層の少なくとも基板側の一部を残し、表面側部分が除去
する工程とを備えるごとを特徴とする電界効果トランジ
スタの製造方法。
Priority Applications (2)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2246600A JP2626220B2 (ja) | 1990-09-17 | 1990-09-17 | 電界効果トランジスタ及びその製造方法 |
| US08/259,149 US5597743A (en) | 1990-09-17 | 1994-06-13 | Method of manufacturing a field effect transistor with improved isolation between electrode |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2246600A JP2626220B2 (ja) | 1990-09-17 | 1990-09-17 | 電界効果トランジスタ及びその製造方法 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH04125940A true JPH04125940A (ja) | 1992-04-27 |
| JP2626220B2 JP2626220B2 (ja) | 1997-07-02 |
Family
ID=17150826
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
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