JP2004064085A - 低エネルギーのイオン注入を利用した半導体素子のシャローウェル形成方法 - Google Patents
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Abstract
【解決手段】 本発明は、半導体基板内に素子分離用トレンチを形成する段階と、前記トレンチの底に低エネルギー高ドーズのイオン注入を実施して高濃度ウェルを形成する段階と、前記トレンチを絶縁膜で埋め立てて前記高濃度ウェルの上に素子分離膜を形成する段階と、前記素子分離膜を含む半導体基板の全面に低エネルギーのイオン注入を実施して前記高濃度ウェルの上部とオーバーラップされる深さまで低濃度ウェルを形成する段階と、を含むことを特徴とする。
【選択図】 図6
Description
従来のウェル形成方法については特許文献1及び2に開示されている。
第一に、ウェル抵抗が従来より70〜90%減少される。トリガー電圧が増加し、ホールディング電圧が減少するためにラッチアップが抑制される。抵抗減少によって、ウェルバイアシングのためのコンタクト数を減少することが容易なので、ウェルバイアスを安定化しうる。
第二に、低エネルギーイオン注入を使用するのでイオン注入時のダメージを減少させる。したがって、本発明によって形成したウェルにDRAMなどのメモリ素子を形成すれば、メモリ素子のデータリテンションタイム、すなわち、リフレッシュタイム特性が向上する。
第三に、低エネルギーイオン注入を実施するのでマスキングが必要な場合に感光膜を十分に薄く形成しうる。従来にはマスキング用感光膜が2.5ないし3μmで厚くてウェル間のマージンが減少したのに対して、本発明では約1ないし1.5μmで薄く形成しうる。したがって、ウェル間のマージンが増加できて素子の高集積化に有利に適用されうる。
第四に、高濃度ウェルと低濃度ウェルとを合わせた全体シャローウェルの深さは約2500ないし3000Åに形成される素子分離膜の深さレベルである。ウェルが深くないのでSER特性を改善しうる。
図1ないし図6は、本発明の第1実施例によるシャローウェルの形成方法を説明するための工程断面図である。
図7ないし図13は、本発明の第2実施例によるシャローウェル形成方法を説明するための工程断面図である。本実施例ではCMOS用ウェルを形成する。半導体集積回路の動作速度が速くなり、集積度が高まることによってチップ当り消費電力が顕著に増えながら、低消費電力のCMOS素子に対する要求は持続的に高まって、ほとんどの集積回路がCMOS化されつつある。CMOS素子は低消費電力という長所以外にも動作領域が広くて、ノイズマージンが大きいという長所も有している。
120 トレンチ
130 酸化膜ライナー
140 窒化膜スペーサ
160 高濃度ウェル
165 絶縁物質
170 素子分離膜
180 イオン注入
Claims (16)
- 半導体基板内に素子分離用トレンチを形成する段階と、
前記トレンチの底に低エネルギー高ドーズのイオン注入を実施して高濃度ウェルを形成する段階と、
前記トレンチを絶縁膜で埋め立てて前記高濃度ウェルの上に素子分離膜を形成する段階と、
前記素子分離膜を含む半導体基板の全面に低エネルギーのイオン注入を実施して前記高濃度ウェルの上部とオーバーラップされる深さまで低濃度ウェルを形成する段階と、を含むことを特徴とするウェル形成方法。 - 前記素子分離用トレンチの深さは約2500ないし3000Åになるように形成することを特徴とする請求項1に記載のウェル形成方法。
- 前記低エネルギー高ドーズのイオン注入は約10ないし30keVのエネルギー範囲と約1×1015ないし5×1015ions/cm2のドーズでイオン注入することを特徴とする請求項1に記載のウェル形成方法。
- 前記低エネルギーのイオン注入は約20ないし30keVのエネルギー範囲と約1×1012ないし1×1013ions/cm2のドーズでイオン注入することを特徴とする請求項1に記載のウェル形成方法。
- 前記高濃度ウェルと前記低濃度ウェルとを合わせた全体ウェルの深さは前記素子分離膜程度の深さとなることを特徴とする請求項1に記載のウェル形成方法。
- 半導体基板にパッド窒化膜を形成する段階と、
前記パッド窒化膜をエッチングマスクとして使用して前記半導体基板をエッチングすることによって前記半導体基板内に素子分離用トレンチを形成する段階と、
前記トレンチの内壁に窒化膜スペーサを形成する段階と、
前記パッド窒化膜と窒化膜スペーサとをイオン注入マスクとして使用する低エネルギー高ドーズのイオン注入を実施して前記トレンチの底に高濃度ウェル形成する段階と、
前記高濃度ウェルの上に絶縁物質を覆って上面を平坦化した後、前記パッド窒化膜を除去して前記トレンチを埋め立てる素子分離膜を形成する段階と、
前記素子分離膜を含む半導体基板の全面に低エネルギーのイオン注入を実施して前記高濃度ウェルの上部とオーバーラップされる深さまで低濃度ウェルを形成する段階と、を含むことを特徴とするウェル形成方法。 - 前記素子分離用トレンチの深さは約2500ないし3000Åになるように形成することを特徴とする請求項6に記載のウェル形成方法。
- 前記低エネルギー高ドーズのイオン注入は約10keVないし約30keVのエネルギー範囲と約1×1015ないし5×1015ions/cm2のドーズでイオン注入することを特徴とする請求項6に記載のウェル形成方法。
- 前記低エネルギーのイオン注入は約20ないし30keVのエネルギー範囲と約1×1012ないし1×1013ions/cm2のドーズでイオン注入することを特徴とする請求項6に記載のウェル形成方法。
- 前記トレンチの内壁に窒化膜スペーサを形成する前に、前記トレンチの内壁と底に酸化膜ライナーを形成する段階をさらに含むことを特徴とする請求項6に記載のウェル形成方法。
- 半導体基板を第1領域と第2領域に分ける段階と、
前記半導体基板にパッド窒化膜を形成する段階と、
前記パッド窒化膜をエッチングマスクとして使用して前記半導体基板をエッチングすることによって前記第1領域と第2領域内に素子分離用トレンチを形成する段階と、
前記トレンチ等の内壁に窒化膜スペーサ形成する段階と、
前記第2領域側だけ露出させる1次感光膜を形成した後、前記パッド窒化膜と窒化膜スペーサをイオン注入マスクとして使用する低エネルギー高ドーズのイオン注入を実施して前記第2領域のトレンチの底に第1導電型高濃度ウェルを形成する段階と、
前記1次感光膜を除去した後、前記第1領域側だけ露出させる2次感光膜を形成し、前記パッド窒化膜と窒化膜スペーサとをイオン注入マスクとして使用する低エネルギー高ドーズのイオン注入を実施して前記第1領域のトレンチの底に前記第1導電型と反対の第2導電型高濃度ウェルを形成する段階と、
前記2次感光膜を除去した後、前記第1導電型高濃度ウェルと第2導電型高濃度ウェルの上に絶縁物質を覆って上面を平坦化した後、前記パッド窒化膜を除去して前記トレンチを埋め立てる素子分離膜を形成する段階と、
前記第2領域側だけ露出させる3次感光膜を形成した後、前記素子分離膜を含む半導体基板の全面に低エネルギーのイオン注入を実施して前記第2領域に前記第1導電型高濃度ウェルの上部とオーバーラップされる深さまで第1導電型低濃度ウェルを形成する段階と、
前記3次感光膜を除去した後、前記第1領域側だけ露出させる4次感光膜を形成し、前記素子分離膜を含む半導体基板の全面に低エネルギーのイオン注入を実施して前記第1領域に前記第2導電型高濃度ウェルの上部とオーバーラップされる深さまで第2導電型低濃度ウェルを形成する段階と、前記4次感光膜を除去する段階と、を含むことを特徴とするウェル形成方法。 - 前記素子分離用トレンチの深さは約2500ないし3000Åになるように形成することを特徴とする請求項11に記載のウェル形成方法。
- 前記低エネルギー高ドーズのイオン注入は約10ないし30keVのエネルギー範囲と約1×1015ないし5×1015ions/cm2のドーズでイオン注入することを特徴とする請求項11に記載のウェル形成方法。
- 前記低エネルギーのイオン注入は約20ないし30keVのエネルギー範囲と約1×1012ないし1×1013ions/cm2のドーズでイオン注入することを特徴とする請求項11に記載のウェル形成方法。
- 前記トレンチの内壁に窒化膜スペーサを形成する前に、前記トレンチの内壁と底に酸化膜ライナーを形成する段階をさらに含むことを特徴とする請求項11に記載のウェル形成方法。
- 前記1次ないし4次感光膜はウェル間のマージンを確保できる程度に薄い約1ないし1.5μmの厚さで形成することを特徴とする請求項11に記載のウェル形成方法。
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