JPH04109617A - 半導体装置の製造方法 - Google Patents
半導体装置の製造方法Info
- Publication number
- JPH04109617A JPH04109617A JP2229349A JP22934990A JPH04109617A JP H04109617 A JPH04109617 A JP H04109617A JP 2229349 A JP2229349 A JP 2229349A JP 22934990 A JP22934990 A JP 22934990A JP H04109617 A JPH04109617 A JP H04109617A
- Authority
- JP
- Japan
- Prior art keywords
- electrode
- type impurity
- conductive material
- region
- electrode extraction
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Pending
Links
- 239000004065 semiconductor Substances 0.000 title claims abstract description 13
- 238000004519 manufacturing process Methods 0.000 title claims description 13
- 239000012535 impurity Substances 0.000 claims abstract description 46
- 239000004020 conductor Substances 0.000 claims abstract description 38
- 239000000463 material Substances 0.000 claims abstract description 21
- 238000000034 method Methods 0.000 claims abstract description 21
- 229910052721 tungsten Inorganic materials 0.000 claims abstract description 14
- WFKWXMTUELFFGS-UHFFFAOYSA-N tungsten Chemical compound [W] WFKWXMTUELFFGS-UHFFFAOYSA-N 0.000 claims abstract description 11
- 239000010937 tungsten Substances 0.000 claims abstract description 11
- 238000000605 extraction Methods 0.000 claims description 42
- 239000000758 substrate Substances 0.000 claims description 12
- XUIMIQQOPSSXEZ-UHFFFAOYSA-N Silicon Chemical compound [Si] XUIMIQQOPSSXEZ-UHFFFAOYSA-N 0.000 claims description 9
- 229910052710 silicon Inorganic materials 0.000 claims description 9
- 239000010703 silicon Substances 0.000 claims description 9
- VYPSYNLAJGMNEJ-UHFFFAOYSA-N Silicium dioxide Chemical compound O=[Si]=O VYPSYNLAJGMNEJ-UHFFFAOYSA-N 0.000 abstract description 7
- 238000005530 etching Methods 0.000 abstract description 5
- 229910052681 coesite Inorganic materials 0.000 abstract description 3
- 229910052906 cristobalite Inorganic materials 0.000 abstract description 3
- 239000000377 silicon dioxide Substances 0.000 abstract description 3
- 235000012239 silicon dioxide Nutrition 0.000 abstract description 3
- 229910052682 stishovite Inorganic materials 0.000 abstract description 3
- 229910052905 tridymite Inorganic materials 0.000 abstract description 3
- 239000011248 coating agent Substances 0.000 abstract 1
- 238000000576 coating method Methods 0.000 abstract 1
- 239000010408 film Substances 0.000 description 41
- 238000005229 chemical vapour deposition Methods 0.000 description 7
- 238000001459 lithography Methods 0.000 description 7
- 239000013078 crystal Substances 0.000 description 5
- 229910052751 metal Inorganic materials 0.000 description 5
- 239000002184 metal Substances 0.000 description 5
- LIVNPJMFVYWSIS-UHFFFAOYSA-N silicon monoxide Chemical compound [Si-]#[O+] LIVNPJMFVYWSIS-UHFFFAOYSA-N 0.000 description 5
- 239000007789 gas Substances 0.000 description 4
- 229910021420 polycrystalline silicon Inorganic materials 0.000 description 4
- 229910052782 aluminium Inorganic materials 0.000 description 3
- XAGFODPZIPBFFR-UHFFFAOYSA-N aluminium Chemical compound [Al] XAGFODPZIPBFFR-UHFFFAOYSA-N 0.000 description 3
- 238000010586 diagram Methods 0.000 description 3
- 238000010438 heat treatment Methods 0.000 description 3
- 239000011229 interlayer Substances 0.000 description 3
- 238000001020 plasma etching Methods 0.000 description 3
- NXHILIPIEUBEPD-UHFFFAOYSA-H tungsten hexafluoride Chemical compound F[W](F)(F)(F)(F)F NXHILIPIEUBEPD-UHFFFAOYSA-H 0.000 description 3
- 230000002159 abnormal effect Effects 0.000 description 2
- 229910052785 arsenic Inorganic materials 0.000 description 2
- 230000004888 barrier function Effects 0.000 description 2
- 229910052796 boron Inorganic materials 0.000 description 2
- -1 boron ions Chemical class 0.000 description 2
- 239000005380 borophosphosilicate glass Substances 0.000 description 2
- 210000004709 eyebrow Anatomy 0.000 description 2
- 150000002500 ions Chemical class 0.000 description 2
- 239000010410 layer Substances 0.000 description 2
- 230000008018 melting Effects 0.000 description 2
- 238000002844 melting Methods 0.000 description 2
- 229910052814 silicon oxide Inorganic materials 0.000 description 2
- 239000010409 thin film Substances 0.000 description 2
- ZOXJGFHDIHLPTG-UHFFFAOYSA-N Boron Chemical compound [B] ZOXJGFHDIHLPTG-UHFFFAOYSA-N 0.000 description 1
- YCKRFDGAMUMZLT-UHFFFAOYSA-N Fluorine atom Chemical compound [F] YCKRFDGAMUMZLT-UHFFFAOYSA-N 0.000 description 1
- BLRPTPMANUNPDV-UHFFFAOYSA-N Silane Chemical compound [SiH4] BLRPTPMANUNPDV-UHFFFAOYSA-N 0.000 description 1
- RQNWIZPPADIBDY-UHFFFAOYSA-N arsenic atom Chemical compound [As] RQNWIZPPADIBDY-UHFFFAOYSA-N 0.000 description 1
- 238000007796 conventional method Methods 0.000 description 1
- 238000001312 dry etching Methods 0.000 description 1
- 230000000694 effects Effects 0.000 description 1
- 229910052731 fluorine Inorganic materials 0.000 description 1
- 239000011737 fluorine Substances 0.000 description 1
- BHEPBYXIRTUNPN-UHFFFAOYSA-N hydridophosphorus(.) (triplet) Chemical compound [PH] BHEPBYXIRTUNPN-UHFFFAOYSA-N 0.000 description 1
- 150000002739 metals Chemical class 0.000 description 1
- 239000000203 mixture Substances 0.000 description 1
- 238000000059 patterning Methods 0.000 description 1
- 230000002250 progressing effect Effects 0.000 description 1
- 230000001681 protective effect Effects 0.000 description 1
- 239000012495 reaction gas Substances 0.000 description 1
- 229910021332 silicide Inorganic materials 0.000 description 1
- FVBUAEGBCNSCDD-UHFFFAOYSA-N silicide(4-) Chemical compound [Si-4] FVBUAEGBCNSCDD-UHFFFAOYSA-N 0.000 description 1
- WQJQOUPTWCFRMM-UHFFFAOYSA-N tungsten disilicide Chemical compound [Si]#[W]#[Si] WQJQOUPTWCFRMM-UHFFFAOYSA-N 0.000 description 1
- 229910021342 tungsten silicide Inorganic materials 0.000 description 1
Landscapes
- Metal-Oxide And Bipolar Metal-Oxide Semiconductor Integrated Circuits (AREA)
- Electrodes Of Semiconductors (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
〔概 要〕
電極の選択成長方法に関し、
異種材質の電極取出し領域に均質な電極（導電材料）を
成長させることを目的とし、 （１１半導体基板に設けられ、絶縁膜に被覆されてなる
異種材質からなる複数の電極取出し領域のうち、同種材
質からなる電極取出し領域を被覆する絶縁膜を選択的に
窓開けして、該電極取出し領域に導電材料を選択成長し
、次いで、異種材質で、且つ、他の同種材質からなる電
極取出し領域を被覆する絶縁膜を選択的に窓開けし、該
電極取出し領域に成長条件を変えて前記導電材料と同一
の導電材料を選択成長するようにした工程が含まれるこ
とを特徴とする。
成長させることを目的とし、 （１１半導体基板に設けられ、絶縁膜に被覆されてなる
異種材質からなる複数の電極取出し領域のうち、同種材
質からなる電極取出し領域を被覆する絶縁膜を選択的に
窓開けして、該電極取出し領域に導電材料を選択成長し
、次いで、異種材質で、且つ、他の同種材質からなる電
極取出し領域を被覆する絶縁膜を選択的に窓開けし、該
電極取出し領域に成長条件を変えて前記導電材料と同一
の導電材料を選択成長するようにした工程が含まれるこ
とを特徴とする。
（２）シリコン基板上に形成したｐ型不純物領域から導
出する電極取出し領域とｎ型不純物領域から導出する電
極取出し領域とに選択的に導電材料を被着させる電極の
選択成長方法において、電極取出し領域を被覆する絶縁
膜をエツチングしてｐ型不純物領域から導出する電極取
出し領域を選択的に窓開けして、該電極取出し領域にタ
ングステンを含む導電材料を選択成長し、次いで、絶縁
膜のエツチングを全面的に進行させてｎ型不純物領域か
ら導出する電極取出し領域を窓開けし、該電極取出し領
域に成長条件を換えてタングステンを含む導電材料を選
択成長するようにした工程が含まれることを特徴とする
。
出する電極取出し領域とｎ型不純物領域から導出する電
極取出し領域とに選択的に導電材料を被着させる電極の
選択成長方法において、電極取出し領域を被覆する絶縁
膜をエツチングしてｐ型不純物領域から導出する電極取
出し領域を選択的に窓開けして、該電極取出し領域にタ
ングステンを含む導電材料を選択成長し、次いで、絶縁
膜のエツチングを全面的に進行させてｎ型不純物領域か
ら導出する電極取出し領域を窓開けし、該電極取出し領
域に成長条件を換えてタングステンを含む導電材料を選
択成長するようにした工程が含まれることを特徴とする
。
〔産業上の利用分野〕
本発明は半導体装置の製造方法にかかり、そのうちの電
極の選択成長方法に関する。
極の選択成長方法に関する。
ＩＣ，ＬＳＩなどの半導体デバイスはチップ表面に多数
の電極配線が設けられており、本発明はその電極配線を
高品質化するための製造方法に関している。
の電極配線が設けられており、本発明はその電極配線を
高品質化するための製造方法に関している。
第２図はＣ−ＭＯＳ）ランジスタの断面図を示しており
、左側の記号Ｐはｐチャンネル素子、右側の記号Ｎはｎ
チャンネル素子で、記号１はシリコン基板、２はＳｉＯ
□ （酸化シリコン）からなるフィールド絶縁膜、３は
ゲート電極、４はＢＰＳＧ（硼素燐シリケートガラス膜
）からなる層間絶縁膜、５はＳｉ０ｇ膜（絶縁膜；ゲー
ト絶縁膜に相当する）、６はｐ型不純物領域（ｐチャン
ネル素子のソースおよびドレイン領域）、７ばｎ型不純
物領域（ｎチャンネル素子のソースおよびドレイン領域
）、１０は取出し電極である。
、左側の記号Ｐはｐチャンネル素子、右側の記号Ｎはｎ
チャンネル素子で、記号１はシリコン基板、２はＳｉＯ
□ （酸化シリコン）からなるフィールド絶縁膜、３は
ゲート電極、４はＢＰＳＧ（硼素燐シリケートガラス膜
）からなる層間絶縁膜、５はＳｉ０ｇ膜（絶縁膜；ゲー
ト絶縁膜に相当する）、６はｐ型不純物領域（ｐチャン
ネル素子のソースおよびドレイン領域）、７ばｎ型不純
物領域（ｎチャンネル素子のソースおよびドレイン領域
）、１０は取出し電極である。
周知のように、このようなＣ−ＭＯＳ）ランジスタの製
造方法は一般に、フィールド絶縁膜２を形成し、ゲート
絶縁膜を形成した後、ゲート電極３を形成する。次いで
、そのゲート電極３およびフィールド絶縁膜２を遮蔽マ
スクにしてｐチャンネル素子Ｐの部分にｐ型不純物（硼
素）イオンを注入してｎ型不純物領域６ （ソースおよ
びドレイン）を画定し、ｎチャンネル素子Ｎの部分にｎ
型不純物（燐または砒素）イオンを注入してｎ型不純物
領域７ （ソースおよびドレイン）を画定する。
造方法は一般に、フィールド絶縁膜２を形成し、ゲート
絶縁膜を形成した後、ゲート電極３を形成する。次いで
、そのゲート電極３およびフィールド絶縁膜２を遮蔽マ
スクにしてｐチャンネル素子Ｐの部分にｐ型不純物（硼
素）イオンを注入してｎ型不純物領域６ （ソースおよ
びドレイン）を画定し、ｎチャンネル素子Ｎの部分にｎ
型不純物（燐または砒素）イオンを注入してｎ型不純物
領域７ （ソースおよびドレイン）を画定する。
しかる後、眉間絶縁膜をＣＶＤ （化学気相成長）法で
被着し、更に、リソグラフィ技術によってｎ型不純物領
域６およびｎ型不純物領域７を窓開けして、その窓に同
時に導電材料を被着してソースおよびドレインからの取
出し電極１０を形成する。
被着し、更に、リソグラフィ技術によってｎ型不純物領
域６およびｎ型不純物領域７を窓開けして、その窓に同
時に導電材料を被着してソースおよびドレインからの取
出し電極１０を形成する。
このような方法によって作成しているが、取出し電極１
０の導電材料はアルミニウムを直接接続することもある
が、多結晶シリコンや高融点金属シリサイド、高融点金
属などのバリヤメタルを介在させてアルミニウムを接続
する場合が多い。また、それらバリヤメタルになる導電
材料をそのまま配線とする場合もある。
０の導電材料はアルミニウムを直接接続することもある
が、多結晶シリコンや高融点金属シリサイド、高融点金
属などのバリヤメタルを介在させてアルミニウムを接続
する場合が多い。また、それらバリヤメタルになる導電
材料をそのまま配線とする場合もある。
その際、これらの導電材料は選択成長法を利用して電極
を形成する方法が知られており、そうすれば、導電材料
の被着後にリソグラフィ技術を適用してパターンニング
するパターン形成工程が省けると共に、ホール部の段差
を緩和することができるからである。例えば、六弗化タ
ングステン（ＷＦ６）とモノシラン（ＳｉＨｌ）とを反
応ガスとしたＣＶＤ法で被着すると、タングステン（Ｗ
）またはタングステンシリサイド（ＷＳｉｘ ）を成長
させることができて、その成長膜は５ｉＯｚ上には被着
せず、Ｓｉ （シリコン）や金属上のみに被着させる選
択成長をおこなうことができる。
を形成する方法が知られており、そうすれば、導電材料
の被着後にリソグラフィ技術を適用してパターンニング
するパターン形成工程が省けると共に、ホール部の段差
を緩和することができるからである。例えば、六弗化タ
ングステン（ＷＦ６）とモノシラン（ＳｉＨｌ）とを反
応ガスとしたＣＶＤ法で被着すると、タングステン（Ｗ
）またはタングステンシリサイド（ＷＳｉｘ ）を成長
させることができて、その成長膜は５ｉＯｚ上には被着
せず、Ｓｉ （シリコン）や金属上のみに被着させる選
択成長をおこなうことができる。
しかし、上記のような選択成長による電極の形成方法に
おいて、異種材質からなる領域上に同時に導電材料を成
長させると、基板条件が異なるために不具合が起こる問
題がある。
おいて、異種材質からなる領域上に同時に導電材料を成
長させると、基板条件が異なるために不具合が起こる問
題がある。
例えば、ｎ型不純物領域６とｎ型不純物領域７とに同時
に取出し電極１０としてＷまたはＷ Ｓ ｉ ｘを成長
させると、片方の領域に異常な結晶成長が起こったり、
また、極端な場合には片方の領域に結晶成長が全然起こ
らなかったりすることがある。
に取出し電極１０としてＷまたはＷ Ｓ ｉ ｘを成長
させると、片方の領域に異常な結晶成長が起こったり、
また、極端な場合には片方の領域に結晶成長が全然起こ
らなかったりすることがある。
第２図はその従来の問題点を示す図で、本例はｐチャン
ネル素子ＰＯｐ型不純物領域６ （ソースおよびドレイ
ン）上にＷ Ｓ ｉ Ｘが成長しているが、ｎチャンネ
ル素子ＮＯｎ型不純物領域７ （ソースおよびドレイン
）上にＷ Ｓ ｉ Ｘは成長していない例を図示してい
る。
ネル素子ＰＯｐ型不純物領域６ （ソースおよびドレイ
ン）上にＷ Ｓ ｉ Ｘが成長しているが、ｎチャンネ
ル素子ＮＯｎ型不純物領域７ （ソースおよびドレイン
）上にＷ Ｓ ｉ Ｘは成長していない例を図示してい
る。
このような問題が起こるのは導電材料を被着させる成長
領域（を極取出し領域）の材質が異なると、成長条件が
相違して、その両頭域に成長させる成長条件の一致する
範囲が狭いためと考えられる。
領域（を極取出し領域）の材質が異なると、成長条件が
相違して、その両頭域に成長させる成長条件の一致する
範囲が狭いためと考えられる。
本発明はこのような問題点を解消させて、異種材質の電
極取出し領域に均質な導電材料（電極）を成長させるこ
とを目的とした半導体装置の製造方法を提案するもので
ある。
極取出し領域に均質な導電材料（電極）を成長させるこ
とを目的とした半導体装置の製造方法を提案するもので
ある。
その課題は、半導体基板に設けられ、絶縁膜Ｑこ被覆さ
れてなる異種材質からなる複数の電極取出し領域のうち
、同種材質からなる電極取出し領域を被覆する絶縁膜を
選択的に窓開けして、該電極取出し領域に導電材料を選
択成長し、次いで、異種材質で、且つ、他の同種材質か
らなる電極取出し領域を被覆する絶縁膜を選択的に窓開
けし、該電極取出し領域に成長条件を変えて前記導電材
料と同一の導電材料を選択成長するようにした工程が含
まれる半導体装置の製造方法によって解決される。
れてなる異種材質からなる複数の電極取出し領域のうち
、同種材質からなる電極取出し領域を被覆する絶縁膜を
選択的に窓開けして、該電極取出し領域に導電材料を選
択成長し、次いで、異種材質で、且つ、他の同種材質か
らなる電極取出し領域を被覆する絶縁膜を選択的に窓開
けし、該電極取出し領域に成長条件を変えて前記導電材
料と同一の導電材料を選択成長するようにした工程が含
まれる半導体装置の製造方法によって解決される。
例えば、第１図に実施例の示すように、シリコン基板１
上に形成したｐ型不純物領域から導出する電極取出し領
域２１とｎ型不純物領域から導出する電極取出し領域２
２とに選択的に導電材料を被着させる電極の選択成長方
法（例えばＣ−ＭＯＳトランジスタの電極形成法）にお
いて、電極取出し領域を被覆する５ｉＯｚ膜５，５′を
コントロールエツチングしてｐ型不純物領域から導出す
る電極取出し領域２１のみを窓開けして、該電極取出し
領域２Ｉにタングステンを含む導電材料１１を選択成長
し、次いで、５ｉＯｚ膜のエツチングを全面的に進行さ
せてｎ型不純物領域から導出する電極取出し領域２２を
窓開けして、該電極取出し領域２２に成長条件を変えて
タングステンを含む導電材料１２を選択成長するように
した工程が含まれる製造方法に適用する。
上に形成したｐ型不純物領域から導出する電極取出し領
域２１とｎ型不純物領域から導出する電極取出し領域２
２とに選択的に導電材料を被着させる電極の選択成長方
法（例えばＣ−ＭＯＳトランジスタの電極形成法）にお
いて、電極取出し領域を被覆する５ｉＯｚ膜５，５′を
コントロールエツチングしてｐ型不純物領域から導出す
る電極取出し領域２１のみを窓開けして、該電極取出し
領域２Ｉにタングステンを含む導電材料１１を選択成長
し、次いで、５ｉＯｚ膜のエツチングを全面的に進行さ
せてｎ型不純物領域から導出する電極取出し領域２２を
窓開けして、該電極取出し領域２２に成長条件を変えて
タングステンを含む導電材料１２を選択成長するように
した工程が含まれる製造方法に適用する。
即ち、本発明は、材質の異なる電極取出し領域に導電材
料を選択成長させるために、成長条件を変えて異なる成
長条件で成長させる。且つ、リソグラフィ技術を再度使
用することなく、例えば、異種材質面に生成される絶縁
膜の膜厚の差を利用してセルファライン（自己整合）的
に窓あけして別々に成長させる。
料を選択成長させるために、成長条件を変えて異なる成
長条件で成長させる。且つ、リソグラフィ技術を再度使
用することなく、例えば、異種材質面に生成される絶縁
膜の膜厚の差を利用してセルファライン（自己整合）的
に窓あけして別々に成長させる。
そうすると、工程を増加させることなく、均質な導電材
料からなる電極が形成できて、半導体デバイスが高品質
化される。
料からなる電極が形成できて、半導体デバイスが高品質
化される。
以下に図面を参照して実施例によって詳細に説明すると
、第１図（ａ＋〜ｆｅ）は本発明にかかる製造方法の工
程順断面図である。
、第１図（ａ＋〜ｆｅ）は本発明にかかる製造方法の工
程順断面図である。
第１図Ｆａ＋参照；本図は公知の製法によりシリコン基
板Ｉ上に選択的にフィールド絶縁膜２を形成し、５ｉＯ
ｚ膜５．５“ （ゲート絶縁膜）を形成した後、ゲート
電極３をパターンニングする。次いで、そのゲート電極
３およびフィールド絶縁膜２をマスクにしてｐチャンネ
ル素子Ｐ部分に硼素イオンを注入してｐ型不純物領域６
（ソースおよびドレイン）を画定し、且つ、ｎチャン
ネル素子Ｎ部分に砒素イオンを注入してｎ型不純物領域
７（ソースおよびドレイン）を画定し、更にＣＶＤ法で
層間絶縁膜４を被着した断面図である。
板Ｉ上に選択的にフィールド絶縁膜２を形成し、５ｉＯ
ｚ膜５．５“ （ゲート絶縁膜）を形成した後、ゲート
電極３をパターンニングする。次いで、そのゲート電極
３およびフィールド絶縁膜２をマスクにしてｐチャンネ
ル素子Ｐ部分に硼素イオンを注入してｐ型不純物領域６
（ソースおよびドレイン）を画定し、且つ、ｎチャン
ネル素子Ｎ部分に砒素イオンを注入してｎ型不純物領域
７（ソースおよびドレイン）を画定し、更にＣＶＤ法で
層間絶縁膜４を被着した断面図である。
第１図（ｂｌ参照；次いで、リソグラフィ技術を用いて
レジスト膜マスク（図示していない）を形成し、これを
保護マスクにして電極取出し領域上の層間絶縁膜４およ
び５ｉＯｚ膜５，５“をＲＩＥ（リアクティブイオンエ
ンチング）法でエツチング除去する。その際、ｎ型不純
物領域７の上は増速酸化して膜厚の厚いＳｉｎｇ ５°
が生成され、ｎ型不純物領域６ （およびシリコン基板
１）の上は増速せずに膜厚の薄いＳｉＯ□５が生成され
ているために、例えば、ＳｉＯ□５の膜厚２００人に対
して厚いＳｉ０□ ５′の膜厚は約２倍の４００人が生
成されており、そのため、このＲＩＥ法によるエツチン
グをコントロールするとｎ型不純物領域６のみ間口芯２
１を窓開けして、ｎ型不純物領域７上には薄い膜厚２０
０人程度のＳ ｉ Ｏｚ膜５“を残存させて未開口にす
ることができる。
レジスト膜マスク（図示していない）を形成し、これを
保護マスクにして電極取出し領域上の層間絶縁膜４およ
び５ｉＯｚ膜５，５“をＲＩＥ（リアクティブイオンエ
ンチング）法でエツチング除去する。その際、ｎ型不純
物領域７の上は増速酸化して膜厚の厚いＳｉｎｇ ５°
が生成され、ｎ型不純物領域６ （およびシリコン基板
１）の上は増速せずに膜厚の薄いＳｉＯ□５が生成され
ているために、例えば、ＳｉＯ□５の膜厚２００人に対
して厚いＳｉ０□ ５′の膜厚は約２倍の４００人が生
成されており、そのため、このＲＩＥ法によるエツチン
グをコントロールするとｎ型不純物領域６のみ間口芯２
１を窓開けして、ｎ型不純物領域７上には薄い膜厚２０
０人程度のＳ ｉ Ｏｚ膜５“を残存させて未開口にす
ることができる。
第１図（Ｃ１参照；次いで、ＷＦ６と５ｉＨａとを反応
ガスとしたＣＶＤ法によって、ｎ型不純物領域６の露出
した開口窓２１にＷＳｉｘ １１を選択成長させる。そ
の際、基板加熱温度を比較的に高い温度（例えば４００
℃）にして成長させる。ｎ型不純物を含むシリコン結晶
は低温の方が結晶品質の良いＷ Ｓ ｉ ｘが成長でき
るためである。
ガスとしたＣＶＤ法によって、ｎ型不純物領域６の露出
した開口窓２１にＷＳｉｘ １１を選択成長させる。そ
の際、基板加熱温度を比較的に高い温度（例えば４００
℃）にして成長させる。ｎ型不純物を含むシリコン結晶
は低温の方が結晶品質の良いＷ Ｓ ｉ ｘが成長でき
るためである。
第１図（ｄ）参照；次いで、リソグラフィ技術を適用す
ることなく、弗素系ガスを用いたドライエツチング法で
全面的にエツチングして、薄い膜厚（２００人程度）の
ＳｉＯ２膜５′を除去し、ｎ型不純物領域７上の電極取
出し領域のみ開口窓２２を窓開けする。これはｎ型不純
物領域７上の電極取出し領域以外は絶縁膜が厚くて、数
百人程度の１い絶縁膜がエツチングされても問題なく、
また、ｎ型不純物領域６上のＷ Ｓ ｉ、もエツチング
除去されないから、リソグラフィ技術を適用する必要が
ないからである。
ることなく、弗素系ガスを用いたドライエツチング法で
全面的にエツチングして、薄い膜厚（２００人程度）の
ＳｉＯ２膜５′を除去し、ｎ型不純物領域７上の電極取
出し領域のみ開口窓２２を窓開けする。これはｎ型不純
物領域７上の電極取出し領域以外は絶縁膜が厚くて、数
百人程度の１い絶縁膜がエツチングされても問題なく、
また、ｎ型不純物領域６上のＷ Ｓ ｉ、もエツチング
除去されないから、リソグラフィ技術を適用する必要が
ないからである。
第１図（ｅ＋参照；次いで、再びＷＦ、と５ｉＨａとを
反応ガスとしたＣＶＤ法によって、ｎ型不純物領域７の
開口窓２２にＷＳｉｘ １２を選択成長させる。
反応ガスとしたＣＶＤ法によって、ｎ型不純物領域７の
開口窓２２にＷＳｉｘ １２を選択成長させる。
その際、基板加熱温度は比較的に低い温度（例えば３０
０℃）にして成長させる。ｎ型不純物を含むシリコン結
晶は高温の方が品質の良いＷ Ｓ ｉ Ｘを成長できる
からである。なお、この時、ＷＳｉｙｌｌ上にもＷ Ｓ
ｉイエ２が選択成長するが、最初に成長したＷＳｉｘ
１１を薄く成長させておけば、ＷＳｉｘ １１とＷＳ
ｉｘ １２との膜厚に大差は生じない。
０℃）にして成長させる。ｎ型不純物を含むシリコン結
晶は高温の方が品質の良いＷ Ｓ ｉ Ｘを成長できる
からである。なお、この時、ＷＳｉｙｌｌ上にもＷ Ｓ
ｉイエ２が選択成長するが、最初に成長したＷＳｉｘ
１１を薄く成長させておけば、ＷＳｉｘ １１とＷＳ
ｉｘ １２との膜厚に大差は生じない。
このようにして、ｎ型不純物領域６上の電極取出し領域
とｎ型不純物領域７上の電極取出し領域とに別々に成長
条件を換えてＷ Ｓ ｉ Ｘを選択成長させれば品質の
良い成長膜が形成できる。従って、異常成長や非成長の
問題は解消する。上記は基板加熱温度のみ変化させた例
で説明したが、ＣＶＤ装置の真空度やその他の条件を換
えれば更に品質の良い同質の成長膜を形成することがで
きる。なお、Ｗ Ｆ ｂと５ｉＨａとのガス流入量の比
率等を変化させればＷ Ｓ ｉ、の組成変化に関係して
、単体のＷのみを成長させることもできる。
とｎ型不純物領域７上の電極取出し領域とに別々に成長
条件を換えてＷ Ｓ ｉ Ｘを選択成長させれば品質の
良い成長膜が形成できる。従って、異常成長や非成長の
問題は解消する。上記は基板加熱温度のみ変化させた例
で説明したが、ＣＶＤ装置の真空度やその他の条件を換
えれば更に品質の良い同質の成長膜を形成することがで
きる。なお、Ｗ Ｆ ｂと５ｉＨａとのガス流入量の比
率等を変化させればＷ Ｓ ｉ、の組成変化に関係して
、単体のＷのみを成長させることもできる。
なお、多結晶シリコンからなるゲート電極に開口窓を形
成して取出し電極を接続する場合にも、その多結晶シリ
コンがｎ型不純物またはｎ型不純物のいずれかによって
ｎ型不純物領域またはｎ型不純物領域のいずれかの同種
不純物領域と同時に形成すれば良い。
成して取出し電極を接続する場合にも、その多結晶シリ
コンがｎ型不純物またはｎ型不純物のいずれかによって
ｎ型不純物領域またはｎ型不純物領域のいずれかの同種
不純物領域と同時に形成すれば良い。
且つ、上記例はＷ Ｓ ｉ ｘを選択成長させる実施例
であるが、このＷやＷ Ｓ ｉ ｚのみならず、本発明
はアルミニウム、多結晶シリコンなどの導電材料の選択
成長にも適用して効果のあるものである。
であるが、このＷやＷ Ｓ ｉ ｚのみならず、本発明
はアルミニウム、多結晶シリコンなどの導電材料の選択
成長にも適用して効果のあるものである。
以上の説明から明らかなように、本発明によればりソグ
ラフィ技術を用いることなく、異種材質からなる電極取
出し領域に対して別々にそれぞれ良質で、且つ、均質の
導電材料を被着させることができて、半導体デバイスの
高品質化に大きく貢献するものである。
ラフィ技術を用いることなく、異種材質からなる電極取
出し領域に対して別々にそれぞれ良質で、且つ、均質の
導電材料を被着させることができて、半導体デバイスの
高品質化に大きく貢献するものである。
第１図（ａｌ〜ｔｅｌは本発明にかかる製造方法の工程
順断面図、 第２図はＣ−ＭＯＳトランジスタの断面図、第３図は従
来の問題点を示す図である。 図において、 ■はシリコン基板、 ２はフィールド絶縁膜、 ４は眉間絶縁膜、 ５．５′は５ｉＯｚ膜、 ６はｐ型不純物領域（ソースおよびドレイン）、７はｎ
型不純物領域（ソースおよびドレイン）、１１、１．２
はＷＳｉｘ （タングステンを含む導電材料）、２１
は開口窓（ｐ型不純物領域から導出する電極取出し領域
）、 ２２は開口窓（ｎ型不純′ＪｊｙＪ？ｉｌ域から導出す
る電極取出し領域）、 Ｐはｐチャンネル素子、 Ｎはｎチャンネル素子 を示している。 Ｐ ρ千）〉牢ル裔寥 Ｎｎ子１〉手（秦Ｔ Ｃ−Ｍ ＯＳ ｆ ５ ＞ ”／”２７’／ｌ ＃ ｆ
ｌ ｒＸＪ第２１Ｉ！ 従来＃１閏、ｅｌｕ味す■ 第３図
順断面図、 第２図はＣ−ＭＯＳトランジスタの断面図、第３図は従
来の問題点を示す図である。 図において、 ■はシリコン基板、 ２はフィールド絶縁膜、 ４は眉間絶縁膜、 ５．５′は５ｉＯｚ膜、 ６はｐ型不純物領域（ソースおよびドレイン）、７はｎ
型不純物領域（ソースおよびドレイン）、１１、１．２
はＷＳｉｘ （タングステンを含む導電材料）、２１
は開口窓（ｐ型不純物領域から導出する電極取出し領域
）、 ２２は開口窓（ｎ型不純′ＪｊｙＪ？ｉｌ域から導出す
る電極取出し領域）、 Ｐはｐチャンネル素子、 Ｎはｎチャンネル素子 を示している。 Ｐ ρ千）〉牢ル裔寥 Ｎｎ子１〉手（秦Ｔ Ｃ−Ｍ ＯＳ ｆ ５ ＞ ”／”２７’／ｌ ＃ ｆ
ｌ ｒＸＪ第２１Ｉ！ 従来＃１閏、ｅｌｕ味す■ 第３図
Claims (2)
- （１）半導体基板に設けられ、絶縁膜に被覆されてなる
異種材質からなる複数の電極取出し領域のうち、同種材
質からなる電極取出し領域を被覆する絶縁膜を選択的に
窓開けして、該電極取出し領域に導電材料を選択成長し
、次いで、異種材質で、且つ、他の同種材質からなる電
極取出し領域を被覆する絶縁膜を選択的に窓開けし、該
電極取出し領域に成長条件を変えて前記導電材料と同一
の導電材料を選択成長するようにした工程が含まれてな
ることを特徴とする半導体装置の製造方法。 - （２）シリコン基板上に形成したｐ型不純物領域から導
出する電極取出し領域とｎ型不純物領域から導出する電
極取出し領域とに選択的に導電材料を被着させる電極の
選択成長方法において、 電極取出し領域を被覆する絶縁膜をエッチングしてｐ型
不純物領域から導出する電極取出し領域を選択的に窓開
けして、該電極取出し領域にタングステンを含む導電材
料を選択成長し、次いで、絶縁膜のエッチングを全面的
に進行させてｎ型不純物領域から導出する電極取出し領
域を窓開けし、該電極取出し領域に成長条件を換えてタ
ングステンを含む導電材料を選択成長するようにした工
程が含まれてなることを特徴とする半導体装置の製造方
法。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2229349A JPH04109617A (ja) | 1990-08-29 | 1990-08-29 | 半導体装置の製造方法 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2229349A JPH04109617A (ja) | 1990-08-29 | 1990-08-29 | 半導体装置の製造方法 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH04109617A true JPH04109617A (ja) | 1992-04-10 |
Family
ID=16890775
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP2229349A Pending JPH04109617A (ja) | 1990-08-29 | 1990-08-29 | 半導体装置の製造方法 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH04109617A (ja) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2009152459A (ja) * | 2007-12-21 | 2009-07-09 | Fujitsu Microelectronics Ltd | 半導体装置の製造方法 |
-
1990
- 1990-08-29 JP JP2229349A patent/JPH04109617A/ja active Pending
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2009152459A (ja) * | 2007-12-21 | 2009-07-09 | Fujitsu Microelectronics Ltd | 半導体装置の製造方法 |
Similar Documents
| Publication | Publication Date | Title |
|---|---|---|
| CA1203642A (en) | Method for the manufacture of integrated mos-filed effect transistor circuits in silicon gate technology having diffusion zones coated with silicide as low-impedance printed conductors | |
| JPS6237815B2 (ja) | ||
| GB2140619A (en) | Fabrication of fet's | |
| US4641417A (en) | Process for making molybdenum gate and titanium silicide contacted MOS transistors in VLSI semiconductor devices | |
| JPS60138971A (ja) | 半導体装置の製造方法 | |
| JPH04109617A (ja) | 半導体装置の製造方法 | |
| JPH03227516A (ja) | 半導体装置の製造方法 | |
| JPS62117329A (ja) | 半導体装置の製造方法 | |
| JPH03205830A (ja) | 半導体装置及び多結晶ゲルマニウムの製造方法 | |
| JP2545907B2 (ja) | 半導体装置の製造方法 | |
| JPS63127552A (ja) | 半導体装置 | |
| JPH02106971A (ja) | 半導体集積回路装置の製造方法 | |
| JPS6038876A (ja) | 半導体装置の製造方法 | |
| JPS61156885A (ja) | 半導体装置の製造方法 | |
| JPH08316475A (ja) | 半導体装置およびその製造方法 | |
| JPS61144069A (ja) | 半導体装置の製造方法 | |
| JP2528694B2 (ja) | 半導体装置の製造方法 | |
| JPS616867A (ja) | 半導体装置の製造方法 | |
| JPH0666312B2 (ja) | 半導体装置の製造方法 | |
| JPH01266745A (ja) | 半導体装置の製造方法 | |
| JPS5935186B2 (ja) | Ｍｏｓ型半導体装置の製造方法 | |
| JPS62143422A (ja) | 半導体装置の製造方法 | |
| JPS59136973A (ja) | 半導体装置 | |
| JPH0376116A (ja) | 半導体装置の製造方法 | |
| JPH02256248A (ja) | 薄膜半導体素子の製造方法 |