JPH04109350A - データ書込み制御装置 - Google Patents
データ書込み制御装置Info
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- JPH04109350A JPH04109350A JP2229061A JP22906190A JPH04109350A JP H04109350 A JPH04109350 A JP H04109350A JP 2229061 A JP2229061 A JP 2229061A JP 22906190 A JP22906190 A JP 22906190A JP H04109350 A JPH04109350 A JP H04109350A
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- JP
- Japan
- Prior art keywords
- address
- write
- data
- peripheral device
- instruction
- Prior art date
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- 230000002093 peripheral effect Effects 0.000 abstract description 68
- 238000010586 diagram Methods 0.000 description 4
- 230000015654 memory Effects 0.000 description 3
- 230000000694 effects Effects 0.000 description 1
Landscapes
- Memory System (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
[産業上の利用分野]
本発明は、複数のメモリや入出力用機器に1回の書込み
動作で同一のデータを書込めるデータ書込み制御装置に
関する。
動作で同一のデータを書込めるデータ書込み制御装置に
関する。
[従来の技術]
一般に、マイクロコンピュータ等の中央処理装置(CP
U)には複数のメモリや入出力用機器が接続され、これ
らにCPUからデータを書込んだり、これらからCPU
かデータを読出すことがある。例えば入出力用機器の場
合、これらを入力用として使用するのか、出力用として
使用するのかのコントロールデータな書込んだり、入力
用として使用する場合には、入出力用機器に入力された
データなCPUが読み込むことがある。
U)には複数のメモリや入出力用機器が接続され、これ
らにCPUからデータを書込んだり、これらからCPU
かデータを読出すことがある。例えば入出力用機器の場
合、これらを入力用として使用するのか、出力用として
使用するのかのコントロールデータな書込んだり、入力
用として使用する場合には、入出力用機器に入力された
データなCPUが読み込むことがある。
このような場合、従来では各入出力用機器にそれぞれ異
なるアドレスを割当てて、CPUか発生するアドレス信
号に対応する入出力用機器にデータを書込んだり、読出
したりすることか行なわれていた。これは、もし複数の
入出力用機器に同じアドレスを割占てて読出しを行なう
と、複数の入出力機器から同時に複数のデータが読出さ
れ、データバスかショート状態になるためである。この
ように各入出力用機器には、読出し動作のため。
なるアドレスを割当てて、CPUか発生するアドレス信
号に対応する入出力用機器にデータを書込んだり、読出
したりすることか行なわれていた。これは、もし複数の
入出力用機器に同じアドレスを割占てて読出しを行なう
と、複数の入出力機器から同時に複数のデータが読出さ
れ、データバスかショート状態になるためである。この
ように各入出力用機器には、読出し動作のため。
異なるアドレスを割当てているので、書込み動作にも、
そのアドレスをそのまま使用することか行なわれていた
。
そのアドレスをそのまま使用することか行なわれていた
。
[発明か解決しようとする!lI題]
しかし、上記のような装器ては、複数の入出力用機器に
回しデータを書込む必要のある場合(例えば同じ種類の
入出力用機器を入力用として動作させる場合)ても、各
入出力用機器ごとに同じデータを書込む必要があり、各
入出力用機器にデータを書込むのに要する時間が長くな
るという問題点かあった。
回しデータを書込む必要のある場合(例えば同じ種類の
入出力用機器を入力用として動作させる場合)ても、各
入出力用機器ごとに同じデータを書込む必要があり、各
入出力用機器にデータを書込むのに要する時間が長くな
るという問題点かあった。
本発明は、上記の問題点を解決したデータ書込み制御装
置を提供することを目的とする。
置を提供することを目的とする。
[課題を解決するための手段]
上記の目的を達成するために1本発明は、中央処理装置
と、この中央処理装置とデータの授受な行なう複数のデ
ータ授受手段と、上記中央処理装置が発生するアドレス
信号に基いて上記中央処理装置がデータを書込む上記デ
ータ授受手段を指定する指定手段とを、具備し、上記複
数のデータ授受手段には、それぞれアドレスか割当てら
れており、少なくとも2台の上記データ授受手段には同
一のアドレスが割当てられているものである。
と、この中央処理装置とデータの授受な行なう複数のデ
ータ授受手段と、上記中央処理装置が発生するアドレス
信号に基いて上記中央処理装置がデータを書込む上記デ
ータ授受手段を指定する指定手段とを、具備し、上記複
数のデータ授受手段には、それぞれアドレスか割当てら
れており、少なくとも2台の上記データ授受手段には同
一のアドレスが割当てられているものである。
[作用コ
本発明によれば、複数のデータ授受手段のうち少なくと
も2台には共通にアドレスか割当てられている。従って
、中央処理装置か上記共通のアドレス信号を発生すると
、書込み制御手段か、−1−記2台のデータ授受手段を
データの書込まれるデータ授受手段として指足し、これ
ら指定されたデータ授受手段には中央処理装置から同一
のデータか書込まれる。
も2台には共通にアドレスか割当てられている。従って
、中央処理装置か上記共通のアドレス信号を発生すると
、書込み制御手段か、−1−記2台のデータ授受手段を
データの書込まれるデータ授受手段として指足し、これ
ら指定されたデータ授受手段には中央処理装置から同一
のデータか書込まれる。
[実施例]
g:fS1図及び第2図に第1の実施例を示す。この第
1の実施例は、第1図に示すように、1台のCP U
10ト、3台のデータ授受1段、例えばPIOlPPI
のような周辺機器+2a、 12b、 +2cを有して
いる。これら周辺機器12a、 12b、12cは、デ
ータバス14を介してCPUl0に接続され、CPU1
0とデータの授受を行なえるように構成されている。
1の実施例は、第1図に示すように、1台のCP U
10ト、3台のデータ授受1段、例えばPIOlPPI
のような周辺機器+2a、 12b、 +2cを有して
いる。これら周辺機器12a、 12b、12cは、デ
ータバス14を介してCPUl0に接続され、CPU1
0とデータの授受を行なえるように構成されている。
またCPUl0はアドレスバス16を有し、これらアド
レスバスは、各周辺機器ごとに設けたアドレスデコーダ
18a乃至26cに接続されている。
レスバスは、各周辺機器ごとに設けたアドレスデコーダ
18a乃至26cに接続されている。
即ち、読出しアドレスデコーダ18aは、アドレスバス
I6のアドレスか第2図に示すようにA1のとき周辺機
器12aに読出しの指示を与え、書込みアドレスデコー
ダ20aは同じくアドレスA、のとき周辺機器12aに
書込みの指示をオア回路28aを介して与える。また書
込みアドレスデコーダ22aはアドレスA4のとき周辺
機器12aに書込みの指示をオア回路28aを介して与
える。書込みアドレスデコーダ24aはアドレスA6の
とき周辺機器12aに書込みの指示なオア回路28aを
介して与える。書込みアドレスデコーダ26aはアドレ
スA7のとき周辺機器12aに書込みの指示をオア回路
28aを介して与える。
I6のアドレスか第2図に示すようにA1のとき周辺機
器12aに読出しの指示を与え、書込みアドレスデコー
ダ20aは同じくアドレスA、のとき周辺機器12aに
書込みの指示をオア回路28aを介して与える。また書
込みアドレスデコーダ22aはアドレスA4のとき周辺
機器12aに書込みの指示をオア回路28aを介して与
える。書込みアドレスデコーダ24aはアドレスA6の
とき周辺機器12aに書込みの指示なオア回路28aを
介して与える。書込みアドレスデコーダ26aはアドレ
スA7のとき周辺機器12aに書込みの指示をオア回路
28aを介して与える。
同様に、読出しアドレスデコーダ+8bは、アドレスバ
ス16のアドレスか第2図に示すようにA2のとき周辺
機器12bに読出しの指示を与え、書込みアドレスデコ
ーダ20bは同じくアドレスA2のとき周辺機器tzb
に書込みの指示なオア回路28bを介して与える。また
書込みアドレスデコーダ22bはアドレスA、のとき周
辺機器12bに書込みの指示をオア回路28bを介して
与える。占込みアドレスデコーダ24bはアドレスAS
のとき周辺機器12bに書込みの指示をオア回路28b
を介して与える。書込みアドレスデコーダ26bはアド
レスA7のとき周辺機器12bに書込みの指示なオア回
路28bを介して与える。
ス16のアドレスか第2図に示すようにA2のとき周辺
機器12bに読出しの指示を与え、書込みアドレスデコ
ーダ20bは同じくアドレスA2のとき周辺機器tzb
に書込みの指示なオア回路28bを介して与える。また
書込みアドレスデコーダ22bはアドレスA、のとき周
辺機器12bに書込みの指示をオア回路28bを介して
与える。占込みアドレスデコーダ24bはアドレスAS
のとき周辺機器12bに書込みの指示をオア回路28b
を介して与える。書込みアドレスデコーダ26bはアド
レスA7のとき周辺機器12bに書込みの指示なオア回
路28bを介して与える。
また読出しアドレスデコーダ18cは、アドレスバス1
6のアドレスか第2図に示すようにA3のとき周辺機器
12cに読出しの指示を与え、書込みアドレスデコーダ
20cは同しくアドレスA3のとき周辺機器12cに書
込みの指示をオア回路28cを介して与える。また書込
みアドレスデコーダ22cはアドレスA5のとき周辺機
器12cに書込みの指示なオア回路28cを介して与え
る。書込みアドレスデコーダ24cはアドレスA6のと
き周辺機器12cに古込みの指示なオア回2828cを
介して与える。
6のアドレスか第2図に示すようにA3のとき周辺機器
12cに読出しの指示を与え、書込みアドレスデコーダ
20cは同しくアドレスA3のとき周辺機器12cに書
込みの指示をオア回路28cを介して与える。また書込
みアドレスデコーダ22cはアドレスA5のとき周辺機
器12cに書込みの指示なオア回路28cを介して与え
る。書込みアドレスデコーダ24cはアドレスA6のと
き周辺機器12cに古込みの指示なオア回2828cを
介して与える。
書込みアドレスデコーダ26cはアドレスA7のとき周
辺機器12cに書込みの指示をオア回路28cを介して
与える。
辺機器12cに書込みの指示をオア回路28cを介して
与える。
第2図のマツプ図から明らかなように、周辺機器12a
、 12b、12cはそれぞれ複数の書込みアドレスを
有し、アドレスA4か周辺機器12a、1.2bにおい
て共通てあり、アドレスA5か周辺機器12b、12c
において共通てあり、アドレスA6か周辺機器12a、
12cにおいて共通であり、アドレスA、か周辺機器1
2a、!2b、12cにおいて共通である。
、 12b、12cはそれぞれ複数の書込みアドレスを
有し、アドレスA4か周辺機器12a、1.2bにおい
て共通てあり、アドレスA5か周辺機器12b、12c
において共通てあり、アドレスA6か周辺機器12a、
12cにおいて共通であり、アドレスA、か周辺機器1
2a、!2b、12cにおいて共通である。
従って、CP U 10かアドレスA、を発生すると、
書込みアドレスデコーダ22aか周辺機器12aに書込
み指示を与えると共に、書込みアトレスデ)コータ22
bが周辺機器12bに書込み指示を与えるのて、周辺機
器12a、12bにはデータバス14から同一のデータ
を書込むことかできる。同様にアドレスA5が発生する
と、古込みアドレスデコーダ24bか周辺機器12bに
書込み指示を与えると共に、書込みアドレスデコーダ2
2cか周辺機器12cに書込み指示を与えるので、周辺
機器12b、12cにはデータバス14から同一のデー
タを書込むことかてきる。またアドレスA6か発生する
と、書込みアドレスデコーダ24aか書込み指示を周辺
機器12aに与えると共に、書込みアドレスデコーダ2
4cか書込み指示を周辺機器12cに与えるので、周辺
機器12a、12cにはデータバス14から同一のデー
タが書込まれる。さらにアドレスA7か発生すると、ア
ドレスデコーダ26aか周辺機器12aに書込み指示を
与え、アドレスデコーダ25bか周辺機器12bに書込
み指示を与え、アドレスデコーダ26cか周辺機器12
cに書込みを指示を与えるのて、周辺機器12a、1.
2b、 +2cには同一のデータか書込まれる。
書込みアドレスデコーダ22aか周辺機器12aに書込
み指示を与えると共に、書込みアトレスデ)コータ22
bが周辺機器12bに書込み指示を与えるのて、周辺機
器12a、12bにはデータバス14から同一のデータ
を書込むことかできる。同様にアドレスA5が発生する
と、古込みアドレスデコーダ24bか周辺機器12bに
書込み指示を与えると共に、書込みアドレスデコーダ2
2cか周辺機器12cに書込み指示を与えるので、周辺
機器12b、12cにはデータバス14から同一のデー
タを書込むことかてきる。またアドレスA6か発生する
と、書込みアドレスデコーダ24aか書込み指示を周辺
機器12aに与えると共に、書込みアドレスデコーダ2
4cか書込み指示を周辺機器12cに与えるので、周辺
機器12a、12cにはデータバス14から同一のデー
タが書込まれる。さらにアドレスA7か発生すると、ア
ドレスデコーダ26aか周辺機器12aに書込み指示を
与え、アドレスデコーダ25bか周辺機器12bに書込
み指示を与え、アドレスデコーダ26cか周辺機器12
cに書込みを指示を与えるのて、周辺機器12a、1.
2b、 +2cには同一のデータか書込まれる。
なお、周辺機器12aからデータを読出す際には、CP
U 10はアドレスA、を発生すればよく、同様にア
ドレスAt、アドレスA、を発生すれば、周辺機器12
b、12cからデータか読出される。
U 10はアドレスA、を発生すればよく、同様にア
ドレスAt、アドレスA、を発生すれば、周辺機器12
b、12cからデータか読出される。
上記の実施例では、読出しアドレスデコーダによって読
出し指示を与え、書込みアドレスデコーダて書込み指示
を与えるようにしたので、同一のアドレスを利用する読
出しアドレスデコーダ、書込みアドレスデコーダ、例え
ば18a、20aまたは18b、20bまたは18c、
20cを設けたが、書込み指示信号や読出し指示信号を
CPUl0から発生するようにし、ゲート回路28a、
28b、28cの出力によって周辺機器12a、 1
2b、+2cのチップセレクトするようにすれば、読出
しアドレスデコーダ+8a、18b、+8cは省略する
ことかてきる。
出し指示を与え、書込みアドレスデコーダて書込み指示
を与えるようにしたので、同一のアドレスを利用する読
出しアドレスデコーダ、書込みアドレスデコーダ、例え
ば18a、20aまたは18b、20bまたは18c、
20cを設けたが、書込み指示信号や読出し指示信号を
CPUl0から発生するようにし、ゲート回路28a、
28b、28cの出力によって周辺機器12a、 1
2b、+2cのチップセレクトするようにすれば、読出
しアドレスデコーダ+8a、18b、+8cは省略する
ことかてきる。
第1の実施例ては、各周辺機器12a、 12b、 1
2cごとにアドレスデコーダを設けているので、従来か
ら使用されているcpul、oからのアドレスバス16
をそのまま使用てきるという利点かある。しかし各周辺
機器ごとに多数のアドレスデコーダを設けなければなら
ず、周辺機器の周囲のハードウェアが複雑になる。
2cごとにアドレスデコーダを設けているので、従来か
ら使用されているcpul、oからのアドレスバス16
をそのまま使用てきるという利点かある。しかし各周辺
機器ごとに多数のアドレスデコーダを設けなければなら
ず、周辺機器の周囲のハードウェアが複雑になる。
第2の実施例は、この点を解消したものて、第3図に示
すように、第1の実施例と同様にCPUIn、周辺機器
+2a、12b、12cを有し、これらはデータバス1
4を介してCPUl0に接続されている。
すように、第1の実施例と同様にCPUIn、周辺機器
+2a、12b、12cを有し、これらはデータバス1
4を介してCPUl0に接続されている。
周辺機器+2a、 12b、12cの近傍には第1の実
施例と同様に読出しアドレスデコーダ18a、18b、
18cと、書込みアドレスデコーダ20a、20b、2
0cかそれぞれ設けられ、読出しアドレスデコーダ18
aはアドレスバス16からアドレス信号A1が供給され
たとき、読出し指示を周辺機器12aに与え、読出しア
ドレスデコーダ18bはアドレス信号A2が供給された
とき、読出し指示を周辺機器12bに与え、読出しアド
レスデコーダ18cはアドレス信号A3か供給されたと
き、読出し指示を周辺機器12cにl−える、書込みア
ドレスデコーダ20a、20b、 20cも同様にそれ
ぞれアドレス信号A、、A、、A3か供給されたとき、
ゲート回路28a、28b、28cを介して周辺機器1
2a、 12b、 12cに書込み指示を与える。
施例と同様に読出しアドレスデコーダ18a、18b、
18cと、書込みアドレスデコーダ20a、20b、2
0cかそれぞれ設けられ、読出しアドレスデコーダ18
aはアドレスバス16からアドレス信号A1が供給され
たとき、読出し指示を周辺機器12aに与え、読出しア
ドレスデコーダ18bはアドレス信号A2が供給された
とき、読出し指示を周辺機器12bに与え、読出しアド
レスデコーダ18cはアドレス信号A3か供給されたと
き、読出し指示を周辺機器12cにl−える、書込みア
ドレスデコーダ20a、20b、 20cも同様にそれ
ぞれアドレス信号A、、A、、A3か供給されたとき、
ゲート回路28a、28b、28cを介して周辺機器1
2a、 12b、 12cに書込み指示を与える。
CP U 10の近傍には、4台の書込みアドレスデコ
ーダ28.30.32.34か設けられ、書込みアドレ
スデコーダ28は、アドレスバス16からアドレス信号
A4が供給されたとき出力をライン36に供給し、アド
レスデコーダ30はアドレス信号A、か供給されたとき
出力をライン38に供給し、書込みアドレスデコーダ3
2はアドレスバスA6か供給されたとき出力をライン4
0に供給し、書込みアドレスデコーダ34はアドレス信
号A7が供給されたとき出力をライン42に供給する。
ーダ28.30.32.34か設けられ、書込みアドレ
スデコーダ28は、アドレスバス16からアドレス信号
A4が供給されたとき出力をライン36に供給し、アド
レスデコーダ30はアドレス信号A、か供給されたとき
出力をライン38に供給し、書込みアドレスデコーダ3
2はアドレスバスA6か供給されたとき出力をライン4
0に供給し、書込みアドレスデコーダ34はアドレス信
号A7が供給されたとき出力をライン42に供給する。
これらライン36乃至42は、各周辺機器12a乃至1
2cまて敷設されてぃる。
2cまて敷設されてぃる。
上記オア回路28aの入力側はライン36.40.42
に接続され、オア回路28bの入力側はライン36.3
8.42に接続され、オア回路28cの入力側はライン
38.40.42に接続されている。従って、アドレス
信号A、、A、またはA7か発生したとき、周辺機器1
2aに書込み指示が供給され、アドレス信号A4、AS
またはA、が発生したとき1周辺機器12bに書込み指
示か与えられ、アドレス信号A5、A6またはA7が発
生したとき、周辺機器12cに書込み指示が与えられる
。
に接続され、オア回路28bの入力側はライン36.3
8.42に接続され、オア回路28cの入力側はライン
38.40.42に接続されている。従って、アドレス
信号A、、A、またはA7か発生したとき、周辺機器1
2aに書込み指示が供給され、アドレス信号A4、AS
またはA、が発生したとき1周辺機器12bに書込み指
示か与えられ、アドレス信号A5、A6またはA7が発
生したとき、周辺機器12cに書込み指示が与えられる
。
即ち、第1の実施例と同様に周辺機器12a、 12b
には共通のアドレスA4が割当てられ、周辺機器12b
、12cには共通のアドレスA5が割当てられ、周辺機
器12a、12cには共通のアドレスA6か割当てられ
1周辺機器12a、12b、12cには共通のアドレス
A、が割当てられている。
には共通のアドレスA4が割当てられ、周辺機器12b
、12cには共通のアドレスA5が割当てられ、周辺機
器12a、12cには共通のアドレスA6か割当てられ
1周辺機器12a、12b、12cには共通のアドレス
A、が割当てられている。
従って、第2の実施例も第1の実施例と同様に動作する
。
。
このように第2の実施例を構成しているので、周辺機器
の周囲に配置されるアドレスデコーダはそれぞれ2台た
けになるのて、周辺機器12a、+2b、+2cの周囲
のハードウェアを簡略化できる。
の周囲に配置されるアドレスデコーダはそれぞれ2台た
けになるのて、周辺機器12a、+2b、+2cの周囲
のハードウェアを簡略化できる。
第2の実施例ても、書込みまたは読出し指示を各アドレ
スデコーダから与える替わりに、周辺機器12a乃至1
2cのチップセレクトをオアゲート28a乃至28cの
出力て行なうようにすれば、書込みアドレスデコーダ2
0a、20b、20 c、を省略することかてきる。
スデコーダから与える替わりに、周辺機器12a乃至1
2cのチップセレクトをオアゲート28a乃至28cの
出力て行なうようにすれば、書込みアドレスデコーダ2
0a、20b、20 c、を省略することかてきる。
上記の再実施例ては、説明を簡略化するために、周辺機
器の台数を3台としたか、この台数は状況に応じて任意
に変更することかできる。また、上記の再実施例では、
周辺機器12a、+2b 1ffl、周辺機器12b、
+2c間、周辺機器12a、12c間1周辺機器12
a、 +2b、12c間にそれぞれ共通のアドレスを割
当てたが、必ずしもこのように割当てる必要はなく、最
低限度2台の周辺機器間に共通のアドレスを割当てれば
よい。さらに、−1−記の実施例ては、周辺機器として
PIOやPPIを示したか、これら以外に、メモリ等も
使用することかてきる。
器の台数を3台としたか、この台数は状況に応じて任意
に変更することかできる。また、上記の再実施例では、
周辺機器12a、+2b 1ffl、周辺機器12b、
+2c間、周辺機器12a、12c間1周辺機器12
a、 +2b、12c間にそれぞれ共通のアドレスを割
当てたが、必ずしもこのように割当てる必要はなく、最
低限度2台の周辺機器間に共通のアドレスを割当てれば
よい。さらに、−1−記の実施例ては、周辺機器として
PIOやPPIを示したか、これら以外に、メモリ等も
使用することかてきる。
[発明の効果]
以上のように、本発明によれば、少なくとも2台のデー
タ授受手段に共通のアドレスを割当てであるので、これ
ら2台のデータ授受手段に同一のデータを書込む際に、
同時にデータを書込むことができるので、書込みに要す
る時間を短縮することかできる。
タ授受手段に共通のアドレスを割当てであるので、これ
ら2台のデータ授受手段に同一のデータを書込む際に、
同時にデータを書込むことができるので、書込みに要す
る時間を短縮することかできる。
第1図は本発明によるデータ書込み装置の第1の実施例
のブロック図、第2図は同第1の実施例と第2の実施例
に共通のアドレスマツプ図、第3図は同第2の実施例の
ブロック図である。 1O−−−−CP U (中央処理装置)、12a乃至
12c・・・・周辺機器(データ授受手段) 、 20
a乃至26c、28乃至34・・・・書込みアドレスデ
コーダ(書込み指定手段)。 X2図 特許出願人 ティーオーニー株式会社
のブロック図、第2図は同第1の実施例と第2の実施例
に共通のアドレスマツプ図、第3図は同第2の実施例の
ブロック図である。 1O−−−−CP U (中央処理装置)、12a乃至
12c・・・・周辺機器(データ授受手段) 、 20
a乃至26c、28乃至34・・・・書込みアドレスデ
コーダ(書込み指定手段)。 X2図 特許出願人 ティーオーニー株式会社
Claims (1)
- (1)中央処理装置と、この中央処理装置とデータの授
受を行なう複数のデータ授受手段と、上記中央処理装置
が発生するアドレス信号に基いて上記中央処理装置がデ
ータを書込む上記データ授受手段を指定する指定手段と
を、具備し、上記複数のデータ授受手段には、それぞれ
アドレスが割当てられており、少なくとも2台の上記デ
ータ授受手段には同一のアドレスが割当てられているこ
とを特徴とするデータ書込み制御装置。
Priority Applications (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP2229061A JPH04109350A (ja) | 1990-08-29 | 1990-08-29 | データ書込み制御装置 |
Applications Claiming Priority (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP2229061A JPH04109350A (ja) | 1990-08-29 | 1990-08-29 | データ書込み制御装置 |
Publications (1)
Publication Number | Publication Date |
---|---|
JPH04109350A true JPH04109350A (ja) | 1992-04-10 |
Family
ID=16886128
Family Applications (1)
Application Number | Title | Priority Date | Filing Date |
---|---|---|---|
JP2229061A Pending JPH04109350A (ja) | 1990-08-29 | 1990-08-29 | データ書込み制御装置 |
Country Status (1)
Country | Link |
---|---|
JP (1) | JPH04109350A (ja) |
Cited By (1)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
JP2007102467A (ja) * | 2005-10-04 | 2007-04-19 | Denso Corp | マイクロコンピュータ |
-
1990
- 1990-08-29 JP JP2229061A patent/JPH04109350A/ja active Pending
Cited By (1)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
JP2007102467A (ja) * | 2005-10-04 | 2007-04-19 | Denso Corp | マイクロコンピュータ |
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