JPH06104444A - アクティブクランプを備えたパワーmosfet回路 - Google Patents
アクティブクランプを備えたパワーmosfet回路Info
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- JPH06104444A JPH06104444A JP3317563A JP31756391A JPH06104444A JP H06104444 A JPH06104444 A JP H06104444A JP 3317563 A JP3317563 A JP 3317563A JP 31756391 A JP31756391 A JP 31756391A JP H06104444 A JPH06104444 A JP H06104444A
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- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
- H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
- H01L29/68—Types of semiconductor device ; Multistep manufacturing processes therefor controllable by only the electric current supplied, or only the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched
- H01L29/76—Unipolar devices, e.g. field effect transistors
- H01L29/772—Field effect transistors
- H01L29/78—Field effect transistors with field effect produced by an insulated gate
- H01L29/7801—DMOS transistors, i.e. MISFETs with a channel accommodating body or base region adjoining a drain drift region
- H01L29/7802—Vertical DMOS transistors, i.e. VDMOS transistors
- H01L29/7803—Vertical DMOS transistors, i.e. VDMOS transistors structurally associated with at least one other device
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- H01L27/02—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers
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- H01L27/0251—Particular design considerations for integrated circuits for electrical or thermal protection, e.g. electrostatic discharge [ESD] protection for MOS devices
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- H01L29/02—Semiconductor bodies ; Multistep manufacturing processes therefor
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- H01L29/0684—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions characterised by the shape, relative sizes or dispositions of the semiconductor regions or junctions between the regions
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- H01L29/0696—Surface layout of cellular field-effect devices, e.g. multicellular DMOS transistors or IGBTs
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Abstract
(57)【要約】 (修正有)
【目的】 電源と負荷との間の直接短縮、ドレインの過
大電圧状態、静電放電に対するプロテクト用の回路を備
えたパワーMOSFET回路を提供する。 【構成】 本発明に係るパワーMOSトランジスタは、
ソース,ドレイン及びゲートの各電極を備えたパワーM
OSトランジスタにおいて、第1及び第2の表裏両面を
備えた一導電型の半導体基板と;この基板の両面の間に
形成されたドレイン領域と;基板の第1の面から当該基
板中に延設された逆導電型の複数のスペースボディ領域
と;各ボディ領域内において第1の面から基板中に延設
され、これら各領域と各ボディ領域とのインターフェー
スが、第1の面における各ボディ領域とドレイン領域と
のインターフェースから離れ、これらの間にチャネル領
域を形成する一導電型のソース領域とを備えている。導
体ゲートが、チャネル領域にまたがって形成され、第1
の面を被覆,絶縁する。電流制限回路2が、導体電極と
ゲート電極との間に接続され、また、電圧制限回路4が
ドレイン電極とゲート電極との間に接続されている。
大電圧状態、静電放電に対するプロテクト用の回路を備
えたパワーMOSFET回路を提供する。 【構成】 本発明に係るパワーMOSトランジスタは、
ソース,ドレイン及びゲートの各電極を備えたパワーM
OSトランジスタにおいて、第1及び第2の表裏両面を
備えた一導電型の半導体基板と;この基板の両面の間に
形成されたドレイン領域と;基板の第1の面から当該基
板中に延設された逆導電型の複数のスペースボディ領域
と;各ボディ領域内において第1の面から基板中に延設
され、これら各領域と各ボディ領域とのインターフェー
スが、第1の面における各ボディ領域とドレイン領域と
のインターフェースから離れ、これらの間にチャネル領
域を形成する一導電型のソース領域とを備えている。導
体ゲートが、チャネル領域にまたがって形成され、第1
の面を被覆,絶縁する。電流制限回路2が、導体電極と
ゲート電極との間に接続され、また、電圧制限回路4が
ドレイン電極とゲート電極との間に接続されている。
Description
【0001】
【産業上の利用分野】本発明はパワーMOSFET回路
に関し、特に、電源と負荷との間の直接短絡,ドレイン
の過大電圧状態,静電放電(ESD)に対するプロテク
ト用の回路を備えたパワーMOSFETに関する。
に関し、特に、電源と負荷との間の直接短絡,ドレイン
の過大電圧状態,静電放電(ESD)に対するプロテク
ト用の回路を備えたパワーMOSFETに関する。
【0002】
【発明の背景】パワーMOSFETの1つとして、縦型
拡散MOS(VMOS)トランジスタが知られている。
このタイプのトランジスタは、J.M.S.ニールソン
等による米国特許4,631,564号(1986年1
2月23日公開)の「パワーMOS装置のゲートシール
ド構造」及び、その中で合体された引用例に開示されて
いる。
拡散MOS(VMOS)トランジスタが知られている。
このタイプのトランジスタは、J.M.S.ニールソン
等による米国特許4,631,564号(1986年1
2月23日公開)の「パワーMOS装置のゲートシール
ド構造」及び、その中で合体された引用例に開示されて
いる。
【0003】この出願において、パワーMOSFETの
主題は電源と負荷との間の直接短絡にある。このような
直接短絡という事態を回避するために、パワーMOSF
ETに電流制限回路が備えられている。このようなプロ
テクト回路は、1989年12月7日出願の米国特許出
願447,330号の「パワーMOSFET回路」及
び、その中で合体された引用例に開示されている。
主題は電源と負荷との間の直接短絡にある。このような
直接短絡という事態を回避するために、パワーMOSF
ETに電流制限回路が備えられている。このようなプロ
テクト回路は、1989年12月7日出願の米国特許出
願447,330号の「パワーMOSFET回路」及
び、その中で合体された引用例に開示されている。
【0004】このようなプロテクト回路の機能として、
正確なクランプを有するドレインの過大電圧状態及び過
大電圧による過渡電流を回避することも望まれている。
また、プロテクト回路がパワーMOSFET中に集積さ
れ、パワーMOSFETと同じプロセス形成できること
が望まれている。
正確なクランプを有するドレインの過大電圧状態及び過
大電圧による過渡電流を回避することも望まれている。
また、プロテクト回路がパワーMOSFET中に集積さ
れ、パワーMOSFETと同じプロセス形成できること
が望まれている。
【0005】
【発明の概要】本発明に係るパワーMOSトランジスタ
は、ソース,ドレイン及びゲートの各電極を備えたパワ
ーMOSトランジスタにおいて、第1及び第2の表裏両
面を備えた一導電型の半導体基板と;この基板の両面の
間に形成されたドレイン領域と;基板の第1の面から当
該基板中に延設された逆導電型の複数のスペースボディ
領域と;各ボディ領域内において第1の面から基板中に
延設され、これら各領域と各ボディ領域とのインターフ
ェースが、第1の面における各ボディ領域とドレイン領
域とのインターフェースから離れ、これらの間にチャネ
ル領域を形成する一導電型のソース領域とを備えてい
る。そして、導体ゲートが、チャネル領域にまたがって
形成され、第1の面を被覆,絶縁する。また、電流制限
回路が、導体電極とゲート電極との間に接続され、ま
た、電圧制限回路がドレイン電極とゲート電極との間に
接続されている。
は、ソース,ドレイン及びゲートの各電極を備えたパワ
ーMOSトランジスタにおいて、第1及び第2の表裏両
面を備えた一導電型の半導体基板と;この基板の両面の
間に形成されたドレイン領域と;基板の第1の面から当
該基板中に延設された逆導電型の複数のスペースボディ
領域と;各ボディ領域内において第1の面から基板中に
延設され、これら各領域と各ボディ領域とのインターフ
ェースが、第1の面における各ボディ領域とドレイン領
域とのインターフェースから離れ、これらの間にチャネ
ル領域を形成する一導電型のソース領域とを備えてい
る。そして、導体ゲートが、チャネル領域にまたがって
形成され、第1の面を被覆,絶縁する。また、電流制限
回路が、導体電極とゲート電極との間に接続され、ま
た、電圧制限回路がドレイン電極とゲート電極との間に
接続されている。
【0006】
【実施例】図1に示された好ましい実施例において、Q
1はソース,ドレイン,ゲートの各電極を有するパワー
MOSFETである。ドレイン電極はドレイン端子(D
RAIN)に接続され、ソース電極は抵抗Rlim を介し
てソース端子(SOURCE)に接続されている。ゲー
ト端子(GATE)は、ゲート絶縁へのダメージを引き
起こす放電開始電圧を有するツェナーダイオードD1の
カソード電極に接続されている。ゲート端子(GAT
E)は、直列に接続された抵抗Rg1とRg2を介してゲー
ト電極に接続されている。ドレイン端子(DRAIN)
は、また、直列接続されたツェナーダイオードD4とこ
のダイオードD4に逆極性センスで接続された他のダイ
オードD3を介して、抵抗Rg2とゲート電極の接合部に
接続されている。バイポーラNPNトランジスタQ1
は、抵抗Rg1とRg2の接合部に接続されたコレクタ電極
と、抵抗Rlim を介して流れるノーマル方向の電流が伝
導状態でバイアストランジスタQ1に向かうような極性
センスで、抵抗Rlim の端部に各々接続されたエミッタ
及びベース電極とを備えている。ツェナーダイオードD
1のアノード電極は、トランジスタQ1のベース電極に
接続されている。パラスティックダイオードD2は、Q
2の構造形成によって形成され、Q2のドレイン及びソ
ース電極の間に接続される。
1はソース,ドレイン,ゲートの各電極を有するパワー
MOSFETである。ドレイン電極はドレイン端子(D
RAIN)に接続され、ソース電極は抵抗Rlim を介し
てソース端子(SOURCE)に接続されている。ゲー
ト端子(GATE)は、ゲート絶縁へのダメージを引き
起こす放電開始電圧を有するツェナーダイオードD1の
カソード電極に接続されている。ゲート端子(GAT
E)は、直列に接続された抵抗Rg1とRg2を介してゲー
ト電極に接続されている。ドレイン端子(DRAIN)
は、また、直列接続されたツェナーダイオードD4とこ
のダイオードD4に逆極性センスで接続された他のダイ
オードD3を介して、抵抗Rg2とゲート電極の接合部に
接続されている。バイポーラNPNトランジスタQ1
は、抵抗Rg1とRg2の接合部に接続されたコレクタ電極
と、抵抗Rlim を介して流れるノーマル方向の電流が伝
導状態でバイアストランジスタQ1に向かうような極性
センスで、抵抗Rlim の端部に各々接続されたエミッタ
及びベース電極とを備えている。ツェナーダイオードD
1のアノード電極は、トランジスタQ1のベース電極に
接続されている。パラスティックダイオードD2は、Q
2の構造形成によって形成され、Q2のドレイン及びソ
ース電極の間に接続される。
【0007】動作において、ESDがゲート端子(GA
TE)のポテンシャルをダイオードD1をブレークダウ
ン,コンダクトさせるのに十分な値まで引き上げた時
に、ESDからプロテクとされる。この実施例におい
て、それは約8Vに到達した時点で行われる。ダイオー
ドD1による伝導により、それによってゲート端子(G
ATE)からダイオードD1を通る電流の分岐によっ
て、パワーMOSFET Q2のゲート電極に印加され
る。
TE)のポテンシャルをダイオードD1をブレークダウ
ン,コンダクトさせるのに十分な値まで引き上げた時
に、ESDからプロテクとされる。この実施例におい
て、それは約8Vに到達した時点で行われる。ダイオー
ドD1による伝導により、それによってゲート端子(G
ATE)からダイオードD1を通る電流の分岐によっ
て、パワーMOSFET Q2のゲート電極に印加され
る。
【0008】ドレイン端子(DRAIN)に接続された
負荷が電源に対して短絡した場合には、相対的に大きな
電流が抵抗Rlim を通過する方向に流れ、その結果、有
効電圧がドロップする。この電圧ドロップはトランジス
タQ1のエミッタ−ベース接続部を通って供給され、こ
れによって、これを導電状態にバイアスし、電流をパワ
ーMOSFET Q2のゲート電極から分流し、これに
よって、ドレイン電流が安全値に達するレベルまでゲー
トバイアス電圧を制御する。
負荷が電源に対して短絡した場合には、相対的に大きな
電流が抵抗Rlim を通過する方向に流れ、その結果、有
効電圧がドロップする。この電圧ドロップはトランジス
タQ1のエミッタ−ベース接続部を通って供給され、こ
れによって、これを導電状態にバイアスし、電流をパワ
ーMOSFET Q2のゲート電極から分流し、これに
よって、ドレイン電流が安全値に達するレベルまでゲー
トバイアス電圧を制御する。
【0009】ドレイン端子(DRAIN)に過大電圧状
態が発生した場合には、ドレイン端子(DRAIN)の
電圧がツェナーダイオードD4のブレークダウン電圧
と、ダイオードD3の順方向電圧ドロップと、パワーM
OSFET Q2のしきい電圧の総計を越えることがあ
り得る。ツェナーダイオードD4を流れる電流は、トラ
ンジスタQ2のゲートにチャージされ、ドレイン電流伝
導をトランジスタQ2中に発生させ、これによって、開
放バイアスまたは所謂アンクランプ誘導スイッチ状態で
過大電圧の支配を受ける、すなわち、安全動作領域内に
維持される。
態が発生した場合には、ドレイン端子(DRAIN)の
電圧がツェナーダイオードD4のブレークダウン電圧
と、ダイオードD3の順方向電圧ドロップと、パワーM
OSFET Q2のしきい電圧の総計を越えることがあ
り得る。ツェナーダイオードD4を流れる電流は、トラ
ンジスタQ2のゲートにチャージされ、ドレイン電流伝
導をトランジスタQ2中に発生させ、これによって、開
放バイアスまたは所謂アンクランプ誘導スイッチ状態で
過大電圧の支配を受ける、すなわち、安全動作領域内に
維持される。
【0010】動作中に、ゲート電圧がドレイン電極の電
圧より大きくなるかも知れない。このような事態がダイ
オードD3がない時に生じた場合には、電流はダイオー
ドD4を通ってゲート電極からドレイン電極に流れ、こ
れによって、順方向バイアスになる。この状態は、ダイ
オードD3が逆方向バイアスになることによって防止さ
れる。
圧より大きくなるかも知れない。このような事態がダイ
オードD3がない時に生じた場合には、電流はダイオー
ドD4を通ってゲート電極からドレイン電極に流れ、こ
れによって、順方向バイアスになる。この状態は、ダイ
オードD3が逆方向バイアスになることによって防止さ
れる。
【0011】抵抗Rg1とRg2からなる直列抵抗は、ゲー
トキャパシタンスと共に、パワーMOSFET Q2の
スイッチング速度を減少させ、逆に相対的に速くなるよ
うに作用する。低速スイッチングスピードは、無線周波
数インターフェアランス(RFI)の量を減少させるよ
うな場合に望ましい。抵抗Rg1とRg2の相対値は、装置
速度に関する要求される明細書に従って選出される。
トキャパシタンスと共に、パワーMOSFET Q2の
スイッチング速度を減少させ、逆に相対的に速くなるよ
うに作用する。低速スイッチングスピードは、無線周波
数インターフェアランス(RFI)の量を減少させるよ
うな場合に望ましい。抵抗Rg1とRg2の相対値は、装置
速度に関する要求される明細書に従って選出される。
【0012】図2は、図1の回路を含む本発明に係るパ
ワーMOSFETの平面図を示す。六角形のドットで示
された領域がパワーMOSFETを示す、なお、詳細に
ついては後に説明する。領域2は、概ね本発明に係る電
流制限回路を示す。ESDプロテクション回路が概ね領
域4で示され、電圧クランプ部は概ね領域6として示さ
れている。
ワーMOSFETの平面図を示す。六角形のドットで示
された領域がパワーMOSFETを示す、なお、詳細に
ついては後に説明する。領域2は、概ね本発明に係る電
流制限回路を示す。ESDプロテクション回路が概ね領
域4で示され、電圧クランプ部は概ね領域6として示さ
れている。
【0013】図3は、図2に示された装置の一部を拡大
した図であり、FET装置部の構造を立体的に示してい
る。このような縦型拡散MOS(VDMOS)トランジ
スタは、例えば、上述した特許のように、従来より一般
によく知られている。
した図であり、FET装置部の構造を立体的に示してい
る。このような縦型拡散MOS(VDMOS)トランジ
スタは、例えば、上述した特許のように、従来より一般
によく知られている。
【0014】図3に示されているように、VDMOSト
ランジスタ10は、基本的には、N型のような一導電型
で、シリコンのような半導体材料から成り、第1及び第
2の表裏2つの主面14,16を有する基板12を備え
ている。第2の主面16に面しているのは、ドレイン領
域として参照したN+ 型のような一導電型の高伝導領域
18である。N+ 型ドレイン領域に隣接するのは、第1
の主面14まで広がったN- 型の延長領域20である。
ランジスタ10は、基本的には、N型のような一導電型
で、シリコンのような半導体材料から成り、第1及び第
2の表裏2つの主面14,16を有する基板12を備え
ている。第2の主面16に面しているのは、ドレイン領
域として参照したN+ 型のような一導電型の高伝導領域
18である。N+ 型ドレイン領域に隣接するのは、第1
の主面14まで広がったN- 型の延長領域20である。
【0015】第1の表面14から基板12内には、P型
のような逆導電型の微量添加された複数のボディ領域2
2が形成されている。第1の表面14において、各ボデ
ィ領域22は六角形状に成形されている。各ボディ領域
22の範囲内で、第1の表面14から基板12内には、
N+ 型のような一導電型のソース領域24が形成されて
いる。第1の表面14において、チャネル領域26の長
さ及び幅の範囲を画するために、各ソース領域24も六
角形状に成形され、それぞれのボディ領域22のエッジ
とスペースをもったエッジを持っている。各ソース領域
24は、環状に成形され、P+ 型の補充ボディ領域28
はソース領域24内でボディ領域22内の深さ方向にボ
ディ領域22より深く又は浅く広がっている。
のような逆導電型の微量添加された複数のボディ領域2
2が形成されている。第1の表面14において、各ボデ
ィ領域22は六角形状に成形されている。各ボディ領域
22の範囲内で、第1の表面14から基板12内には、
N+ 型のような一導電型のソース領域24が形成されて
いる。第1の表面14において、チャネル領域26の長
さ及び幅の範囲を画するために、各ソース領域24も六
角形状に成形され、それぞれのボディ領域22のエッジ
とスペースをもったエッジを持っている。各ソース領域
24は、環状に成形され、P+ 型の補充ボディ領域28
はソース領域24内でボディ領域22内の深さ方向にボ
ディ領域22より深く又は浅く広がっている。
【0016】チャネル領域26を越えて第1の表面14
上には、表面14上のゲート絶縁材30と当該ゲート絶
縁材30上のゲート電極32を備えた絶縁ゲート電極が
形成されている。ゲート絶縁材30は、一般的には約5
00〜2000Åの厚さの二酸化シリコンからなり、ゲ
ート電極32は、一般的には添加多結晶シリコンからな
る。一般にシリケートガラスを含む絶縁層34は、ゲー
ト電極32を電気的に絶縁するように当該ゲート電極3
2をカバーする。ソース電極36は、ソース領域と補充
ボディ領域28とを接続するために、絶縁層34を被覆
し、第1の表面14と接続する。ドレイン電極38は、
高伝導領域18と第2の表面16とを接続する。ゲート
電極32と外部との電気接続は、金属製のゲートボンド
パッド40によって行われる。
上には、表面14上のゲート絶縁材30と当該ゲート絶
縁材30上のゲート電極32を備えた絶縁ゲート電極が
形成されている。ゲート絶縁材30は、一般的には約5
00〜2000Åの厚さの二酸化シリコンからなり、ゲ
ート電極32は、一般的には添加多結晶シリコンからな
る。一般にシリケートガラスを含む絶縁層34は、ゲー
ト電極32を電気的に絶縁するように当該ゲート電極3
2をカバーする。ソース電極36は、ソース領域と補充
ボディ領域28とを接続するために、絶縁層34を被覆
し、第1の表面14と接続する。ドレイン電極38は、
高伝導領域18と第2の表面16とを接続する。ゲート
電極32と外部との電気接続は、金属製のゲートボンド
パッド40によって行われる。
【0017】図4は、図2の構造の一部を拡大して示し
たものであり、電流制限回路領域2とESDプロテクシ
ョン回路領域4が含まれている。抵抗Rg1はポリシリコ
ンから構成され、ゲートボンドパッド40とトランジス
タQ1のコレクタ電極42と接続されている。抵抗Rg2
もポリシリコンから構成され、トランジスタQ1のコレ
クタ電極42とポリシリコンダイオードD3のN+ アノ
ード領域の接続部44との間に接続されている。抵抗R
lim は、誘電層の上の複数の並列接続ストリップ内にア
ルミニウムによって形成されている。それは、一端がソ
ース端子(SOURCE)及びバイポーラトランジスタ
Q1のエミッタによってコンタクとされ、他端がパワー
MOSFET Q2のソース電極及びバイポーラトラン
ジスタQ1のベース電極によってコンタクトされてい
る。
たものであり、電流制限回路領域2とESDプロテクシ
ョン回路領域4が含まれている。抵抗Rg1はポリシリコ
ンから構成され、ゲートボンドパッド40とトランジス
タQ1のコレクタ電極42と接続されている。抵抗Rg2
もポリシリコンから構成され、トランジスタQ1のコレ
クタ電極42とポリシリコンダイオードD3のN+ アノ
ード領域の接続部44との間に接続されている。抵抗R
lim は、誘電層の上の複数の並列接続ストリップ内にア
ルミニウムによって形成されている。それは、一端がソ
ース端子(SOURCE)及びバイポーラトランジスタ
Q1のエミッタによってコンタクとされ、他端がパワー
MOSFET Q2のソース電極及びバイポーラトラン
ジスタQ1のベース電極によってコンタクトされてい
る。
【0018】バイポーラトランジスタQ1は、第1の表
面から基板内に形成され、ベース領域として機能する逆
導電型の第2の井戸領域と、井戸内で第1の表面から基
板内に形成され、コレクタ電極として機能する逆導電型
の少なくとも1つの領域と、第2の井戸内で第1の表面
から基板内に形成され、バイポーラトランジスタのエミ
ッタ電極として機能する一導電型の少なくとも1つの領
域とを備えている。
面から基板内に形成され、ベース領域として機能する逆
導電型の第2の井戸領域と、井戸内で第1の表面から基
板内に形成され、コレクタ電極として機能する逆導電型
の少なくとも1つの領域と、第2の井戸内で第1の表面
から基板内に形成され、バイポーラトランジスタのエミ
ッタ電極として機能する一導電型の少なくとも1つの領
域とを備えている。
【0019】図5は、図2に示された構造の一部を拡大
して示したものであり、ESDプロテクション回路領域
4と電圧クランプ部回路6とが含まれている。
して示したものであり、ESDプロテクション回路領域
4と電圧クランプ部回路6とが含まれている。
【0020】図6A及び図6Bにおいて、ポリシリコン
ダイオードD3が示され、P型ポリシリコンアノード領
域68と、ポリシリコンPN接合80と、誘電層65
と、ポリシリコン材料43a,43bを介してポリシリ
コン材料ゲート電極と接続されたN型ポリシリコンカソ
ード領域61とを備えている。ツェナーダイオードD4
は、符号62で示され、複数のダイオード62a〜62
eの直列の連鎖接続を備えている。このような個々のダ
イオードは、N+ 型領域を内蔵したP型領域を備えてい
る。図に示されているように、P型領域は、ドレイン領
域のコンタクトを取り囲む連続リング状の構造に成形さ
れている。直列連鎖内の第1の個別ダイオード62a
は、コンダクタ67を介してドレイン領域に接続される
N+ 型領域を備えている。個別ダイオード62aは、誘
電層65を覆うコンダクタ69等を介して次の個別ダイ
オード62bのN+ 型領域と接続されるP型領域63を
備えている。直列連鎖内の最終個別ダイオード62e
は、ダイオードD3のP型ポリシリコンカソード領域6
8と接続されるP型領域66を備えている。各ダイオー
ドから延び、ドレインコンタクトを囲むP型リング71
は、高電界の小さな集中領域のフォーメーションを防ぐ
ために、ドレインポテンシャルによる電圧勾配を分配す
る。全体のダイオードは、ソース電極36に接続された
P型領域によって包囲されている。
ダイオードD3が示され、P型ポリシリコンアノード領
域68と、ポリシリコンPN接合80と、誘電層65
と、ポリシリコン材料43a,43bを介してポリシリ
コン材料ゲート電極と接続されたN型ポリシリコンカソ
ード領域61とを備えている。ツェナーダイオードD4
は、符号62で示され、複数のダイオード62a〜62
eの直列の連鎖接続を備えている。このような個々のダ
イオードは、N+ 型領域を内蔵したP型領域を備えてい
る。図に示されているように、P型領域は、ドレイン領
域のコンタクトを取り囲む連続リング状の構造に成形さ
れている。直列連鎖内の第1の個別ダイオード62a
は、コンダクタ67を介してドレイン領域に接続される
N+ 型領域を備えている。個別ダイオード62aは、誘
電層65を覆うコンダクタ69等を介して次の個別ダイ
オード62bのN+ 型領域と接続されるP型領域63を
備えている。直列連鎖内の最終個別ダイオード62e
は、ダイオードD3のP型ポリシリコンカソード領域6
8と接続されるP型領域66を備えている。各ダイオー
ドから延び、ドレインコンタクトを囲むP型リング71
は、高電界の小さな集中領域のフォーメーションを防ぐ
ために、ドレインポテンシャルによる電圧勾配を分配す
る。全体のダイオードは、ソース電極36に接続された
P型領域によって包囲されている。
【0021】以上本発明について実施例に基づいて説明
したが、当該技術分野の範囲内において種々の変更が可
能であることは明らかである。従って、特許請求の範囲
の思想を逸脱しない範囲で、例えば、種々の要素の構造
又は配置、又は材料の導電型を変更しても良い。
したが、当該技術分野の範囲内において種々の変更が可
能であることは明らかである。従って、特許請求の範囲
の思想を逸脱しない範囲で、例えば、種々の要素の構造
又は配置、又は材料の導電型を変更しても良い。
【図1】本発明に係るMOSFETの回路図である。
【図2】本発明に係るMOSFETの平面図である。
【図3】本発明を説明するための、従来のパワーMOS
FETの一部を示す断面斜視図(倍率不正確)である。
FETの一部を示す断面斜視図(倍率不正確)である。
【図4】図2の平面の一部を拡大した平面図である。
【図5】図2の平面の他の部分を拡大した平面図であ
る。
る。
【図6A】本発明に係るMOSFETの上部を示す平面
図である。
図である。
【図6B】本発明に係るMOSFETの電圧クランプ部
を切断した断面図である。
を切断した断面図である。
Q1,Q2 パワーMOSFET Rg1,Rg2,Rlim 抵抗 D1,D4 ツェナーダイオード D3 ダイオード D2 パラ
スティックダイオード 2 電流制限回路 4 ES
Dプロテクション回路 6 電圧クランプ部 10 VD
MOSトランジスタ 12 半導体基板 14 第1の面 16 第2
の面 18 高伝導領域 20 延長
領域 22 ボディ領域 24 ソー
ス領域 26 チャネル領域 28 補充
ボディ領域 30 ゲート絶縁材 32 ゲー
ト電極 34 絶縁層 36 ソー
ス電極 38 ドレイン電極 40 ゲー
トボンドパッド 42 コレクタ電極 43a,43b ポリシリコン材料 44 N+ アノード領域の接続部 61 N型ポリシリコンカソード領域 62a〜62e 単一ダイオード 63 P型領域 65
誘電層 66 P型領域 67,69
コンダクタ 68 P型ポリシリコンアノード領域 71 P型リング 80 ポリシリコンPN接合
スティックダイオード 2 電流制限回路 4 ES
Dプロテクション回路 6 電圧クランプ部 10 VD
MOSトランジスタ 12 半導体基板 14 第1の面 16 第2
の面 18 高伝導領域 20 延長
領域 22 ボディ領域 24 ソー
ス領域 26 チャネル領域 28 補充
ボディ領域 30 ゲート絶縁材 32 ゲー
ト電極 34 絶縁層 36 ソー
ス電極 38 ドレイン電極 40 ゲー
トボンドパッド 42 コレクタ電極 43a,43b ポリシリコン材料 44 N+ アノード領域の接続部 61 N型ポリシリコンカソード領域 62a〜62e 単一ダイオード 63 P型領域 65
誘電層 66 P型領域 67,69
コンダクタ 68 P型ポリシリコンアノード領域 71 P型リング 80 ポリシリコンPN接合
───────────────────────────────────────────────────── フロントページの続き (72)発明者 フレデリック・ピーター・ジョーンズ アメリカ合衆国、ペンシルバニア州 18707、マウンテントップ、ループ ロー ド(番地なし) (72)発明者 ジョン・マーニング・セッビジ・ネイルソ ン アメリカ合衆国、ペンシルバニア州 19403、ノーリスタウン、エジプト ロー ド 2620 (72)発明者 ジョセフ・アンドリュー・エディナック アメリカ合衆国、ペンシルバニア州 18702、ウィルクス−バール、サークル ドライブ 28
Claims (22)
- 【請求項1】 ソース,ドレイン及びゲートの各電極を
備えたパワーMOSトランジスタにおいて、 第1及び第2の表裏両面を備えた一導電型の半導体基板
と、 前記基板の両面の間に形成されたドレイン領域と、 前記基板の第1の面から当該基板中に延設された逆導電
型の複数のスペースボディ領域と、 前記各ボディ領域内において前記第1の面から前記基板
中に延設され、これら各領域と各ボディ領域とのインタ
ーフェースが、前記第1の面における各ボディ領域とド
レイン領域とのインターフェースから離れ、これらの間
にチャネル領域を形成するため一導電型のソース領域
と、 前記第1の面を被覆,絶縁し、前記チャネル領域にまた
がって形成された導体ゲートと、 前記ゲート電極を被覆,絶縁し、少なくとも前記ソース
領域の1つの部分と接触する導体電極と、 前記導体電極とゲート電極との間に接続された電流制限
回路と、 前記ドレイン電極とゲート電極との間に接続された電圧
制限回路とを備えたことを特徴とするパワーMOSトラ
ンジスタ。 - 【請求項2】 前記電圧制限回路が、前記ドレイン電極
と前記ゲート電極との間に接続されたツェナーダイオー
ド手段を備えていることを特徴とする請求項1記載のパ
ワーMOSトランジスタ。 - 【請求項3】 前記電圧制限回路が、前記ツェナーダイ
オード手段と直列接続された第1のダイオードを備えて
いることを特徴とする請求項2記載のパワーMOSトラ
ンジスタ。 - 【請求項4】 前記ツェナーダイオード手段が、少なく
とも1つのツェナーダイオードを備えていることを特徴
とする請求項3記載のパワーMOSトランジスタ。 - 【請求項5】 前記ツェナーダイオード手段が、直列に
接続された複数のツェナーダイオードを備えていること
を特徴とする請求項4記載のパワーMOSトランジス
タ。 - 【請求項6】 前記各ツェナーダイオードが、前記第1
の面から前記基板中に延設され、1つの電極として機能
する逆導電型の第1の井戸領域と、前記第1の井戸領域
内に形成され、他の電極として機能する一導電型の領域
とを備えていることを特徴とする請求項5記載のパワー
MOSトランジスタ。 - 【請求項7】 前記第1のダイオードが、1つの電極と
して機能する前記一導電型のポリシリコン領域と、当該
一導電型の領域と接触して他の電極として機能する逆導
電型のポリシリコン領域とを備えていることを特徴とす
る請求項6記載のパワーMOSトランジスタ。 - 【請求項8】 前記電流制限回路が、エミッタ,コレク
タ及びベースの各電極を有し、前記ベース電極が前記導
電電極と接続され、前記エミッタ電極がソース端子パッ
ドと接続され、前記コレクタ電極が導電ゲート及びゲー
ト端子パッドと接続されたバイポーラトランジスタと、 一端が前記ソース端子パッドと接続され、他端が前記導
電電極と接続された第1の抵抗とを備えていることを特
徴とする請求項7記載のパワーMOSトランジスタ。 - 【請求項9】 前記電流制限回路が、前記バイポーラト
ランジスタの前記ゲート端子パッドと前記コレクタ電極
の間に接続された第2の抵抗を備えていることを特徴と
する請求項8記載のパワーMOSトランジスタ。 - 【請求項10】 前記電流制限回路が、前記バイポーラ
トランジスタの前記コレクタ電極と、前記第1のダイオ
ードと前記ゲート電極との共通接点との間に接続された
第3の抵抗を備えていることを特徴とする請求項9記載
のパワーMOSトランジスタ。 - 【請求項11】 前記第2及び第3の抵抗が、回路容量
とともにローパスフィルタを構成していることを特徴と
する請求項10記載のパワーMOSトランジスタ。 - 【請求項12】 前記バイポーラトランジスタが、前記
第1の面から前記基板中に延設し、ベース領域として機
能する逆導電型で第2の井戸領域と、 井戸領域内で前記第1の面から前記基板中に延設され、
コレクタ電極として機能する逆導電型の少なくとも1つ
の領域と、 前記第2の井戸領域内で前記第1の面から前記基板中に
延設され、エミッタ電極として機能する一導電型の少な
くとも1つの領域とを備えていることを特徴とする請求
項10記載のパワーMOSトランジスタ。 - 【請求項13】 前記バイポーラトランジスタが、複数
の前記エミッタ領域と、各エミッタ領域をそれぞれ包囲
するコレクタ領域とを備えていることを特徴とする請求
項12記載のパワーMOSトランジスタ。 - 【請求項14】 前記第1の抵抗が、前記第2の井戸領
域を越えて前記第1の面を被覆,絶縁し、少なくとも1
つの部分的導電性材料のストリップを備えていることを
特徴とする請求項13記載のパワーMOSトランジス
タ。 - 【請求項15】 前記第1の抵抗が、前記第2の井戸領
域の部分を越えて前記第1の面を被覆,絶縁し、複数の
導電性材料のストリップを備えていることを特徴とする
請求項13記載のパワーMOSトランジスタ。 - 【請求項16】 前記第2のダイオードが、前記第1の
面の前記基板中の形成され、前記第2の井戸領域と離隔
された逆導電型の第3の井戸領域と、 前記第3の井戸領域内で、前記第1の面の前記基板中に
形成され、前記第3の井戸領域とPN接合を形成する領
域とを備えていることを特徴とする請求項15記載のパ
ワーMOSトランジスタ。 - 【請求項17】 前記第2の抵抗が、前記第2及び第3
の井戸領域の間に形成され、前記第1の面を被覆,絶縁
する部分的導電性材料のストリップを備えていることを
特徴とする請求項16記載のパワーMOSトランジス
タ。 - 【請求項18】 前記第2の抵抗が、前記ゲート電極と
同じ材質のストリップを備えていることを特徴とする請
求項17記載のパワーMOSトランジスタ。 - 【請求項19】 前記第1の抵抗のストリップが、前記
導電電極及び前記バイポーラトランジスタのエミッタ領
域と接触していることを特徴とする請求項18記載のパ
ワーMOSトランジスタ。 - 【請求項20】 前記第2の抵抗のストリップの一端
が、前記第2のダイオードの一導電型の領域と電気的に
接続され、他端が前記バイポーラトランジスタのコレク
タ領域及び前記ゲート電極と接続手段によって接続され
ていることを特徴とする請求項19記載のパワーMOS
トランジスタ。 - 【請求項21】 前記第1のダイオードが前記ゲート電
極と同一材質からなることを特徴とする請求項20記載
のパワーMOSトランジスタ。 - 【請求項22】 第1及び第2の表裏両面を備えた一導
電型の半導体基板と、 前記基板の両面の間に延設形成されたドレイン領域と、 前記基板の第1の面から当該基板中に延設された逆導電
型の複数のスペースボディ領域と、 前記基板中の第1面に形成された一導電型の複数の領域
であり、ドレイン領域とともにボディ/ドレイン接合部
を形成するスペースボディ領域と、 前記基板中の第1の面で前記各ボディ領域内に形成され
た一導電型の分離ソース領域であり、前記各ソース領域
が各ボディ領域とともに前記各ボディ領域のボディ/ド
レイン接合部から離隔したソース/ボディ接合部を構成
し、前記第1の面に沿ってチャネル領域を形成し、各ソ
ース領域とこれらの各ボディ領域がソース/ボディ単一
構成を形成する、分離ソース領域と、 前記第1の面を被覆,絶縁し、且つチャネル領域にまた
がって延設された導電ゲートと、 前記ゲートを被覆,絶縁し、且つ前記ソース/ボディ単
一構成の少なくとも一部と接触する導電電極と、 基板内の少なくとも1つのツェナーダイオードと、第1
のダイオードを備えたダイオード手段と、 前記第1の面を被覆、絶縁する第1及び第2の抵抗と、 コレクタ領域,エミッタ領域及びベース領域を有し、前
記第1の面上の前記基板内に形成されたバイポーラトラ
ンジスタと、 前記基板中に形成された第2のダイオードとを備え、 前記ツェナーダイオード手段が、前記ドレイン領域と接
続された1つの電極を備え、 前記第1のダイオードが、前記ツェナーダイオード手段
の他の電極と接続された1つの電極と、前記ゲート電極
と接続された他の電極とを備え、 前記第1の抵抗の一端が前記導電電極及び前記バイポー
ラトランジスタのベース領域と接続され、他端がソース
端子及び前記バイポーラトランジスタの前記エミッタ領
域と接続され、 前記第2のダイオードの他端が、ゲート端子及び前記第
2の抵抗の一端に接続され、 前記第2の抵抗の他端が、前記バイポーラトランジスタ
のコレクタ領域及び第3の抵抗の一端に接続され、 第3の抵抗の他端が、前記第1のダイオードの前記他の
電極及び前記ゲート電極に接続されていることを特徴と
するパワーMOS。
Applications Claiming Priority (2)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
US609685 | 1990-11-06 | ||
US07/609,685 US5079608A (en) | 1990-11-06 | 1990-11-06 | Power MOSFET transistor circuit with active clamp |
Publications (1)
Publication Number | Publication Date |
---|---|
JPH06104444A true JPH06104444A (ja) | 1994-04-15 |
Family
ID=24441876
Family Applications (1)
Application Number | Title | Priority Date | Filing Date |
---|---|---|---|
JP3317563A Pending JPH06104444A (ja) | 1990-11-06 | 1991-11-05 | アクティブクランプを備えたパワーmosfet回路 |
Country Status (5)
Country | Link |
---|---|
US (1) | US5079608A (ja) |
EP (1) | EP0485174B1 (ja) |
JP (1) | JPH06104444A (ja) |
CA (1) | CA2054675A1 (ja) |
DE (1) | DE69127953T2 (ja) |
Cited By (2)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
KR100362218B1 (ko) * | 2000-03-24 | 2002-11-23 | 가부시끼가이샤 도시바 | 전력 반도체장치 |
EP3089367A1 (en) | 2015-04-27 | 2016-11-02 | Renesas Electronics Corporation | Dynamic voltage-clamping circuit for a semiconductor element |
Families Citing this family (92)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
JPH02185069A (ja) * | 1988-12-02 | 1990-07-19 | Motorola Inc | 高エネルギー阻止能力及び温度補償された阻止電圧を具備する半導体デバイス |
JP3111576B2 (ja) * | 1992-01-06 | 2000-11-27 | 富士電機株式会社 | 半導体装置 |
US5502338A (en) * | 1992-04-30 | 1996-03-26 | Hitachi, Ltd. | Power transistor device having collector voltage clamped to stable level over wide temperature range |
US5397914A (en) * | 1992-04-30 | 1995-03-14 | Hitachi Ltd. | Power transistor device including power transistors in darlington connection and zener diode which is coupled between collector and base of power transistors and which is formed in polysilicon film |
GB9215654D0 (en) * | 1992-07-23 | 1992-09-09 | Philips Electronics Uk Ltd | A semiconductor component |
US5519557A (en) * | 1993-11-19 | 1996-05-21 | Chrysler Corporation | Power supply polarity reversal protection circuit |
JP3193827B2 (ja) * | 1994-04-28 | 2001-07-30 | 三菱電機株式会社 | 半導体パワーモジュールおよび電力変換装置 |
DE19507313C2 (de) * | 1995-03-02 | 1996-12-19 | Siemens Ag | Halbleiterbauelement mit Schutzstruktur zum Schutz vor elektrostatischer Entladung |
US5581432A (en) * | 1995-07-25 | 1996-12-03 | Motorola, Inc. | Clamp circuit and method for identifying a safe operating area |
DE19811297B4 (de) | 1997-03-17 | 2009-03-19 | Fuji Electric Co., Ltd., Kawasaki | MOS-Halbleitervorrichtung mit hoher Durchbruchspannung |
FR2764137B1 (fr) * | 1997-05-28 | 1999-08-13 | Sgs Thomson Microelectronics | Composant de protection d'un transistor mos integre contre des gradients de tension |
JP3255147B2 (ja) * | 1998-06-19 | 2002-02-12 | 株式会社デンソー | 絶縁ゲート型トランジスタのサージ保護回路 |
JP2000022456A (ja) * | 1998-06-26 | 2000-01-21 | Nec Ic Microcomput Syst Ltd | 半導体集積回路 |
JP3314760B2 (ja) * | 1999-05-24 | 2002-08-12 | 日本電気株式会社 | 静電保護素子、静電保護回路及び半導体装置 |
US6809348B1 (en) * | 1999-10-08 | 2004-10-26 | Denso Corporation | Semiconductor device and method for manufacturing the same |
US6461918B1 (en) * | 1999-12-20 | 2002-10-08 | Fairchild Semiconductor Corporation | Power MOS device with improved gate charge performance |
US6781194B2 (en) * | 2001-04-11 | 2004-08-24 | Silicon Semiconductor Corporation | Vertical power devices having retrograded-doped transition regions and insulated trench-based electrodes therein |
US6784486B2 (en) * | 2000-06-23 | 2004-08-31 | Silicon Semiconductor Corporation | Vertical power devices having retrograded-doped transition regions therein |
US6392463B1 (en) * | 2000-07-07 | 2002-05-21 | Denso Corporation | Electrical load driving circuit with protection |
US7745289B2 (en) * | 2000-08-16 | 2010-06-29 | Fairchild Semiconductor Corporation | Method of forming a FET having ultra-low on-resistance and low gate charge |
US6696726B1 (en) * | 2000-08-16 | 2004-02-24 | Fairchild Semiconductor Corporation | Vertical MOSFET with ultra-low resistance and low gate charge |
US6560081B1 (en) * | 2000-10-17 | 2003-05-06 | National Semiconductor Corporation | Electrostatic discharge (ESD) protection circuit |
US6916745B2 (en) * | 2003-05-20 | 2005-07-12 | Fairchild Semiconductor Corporation | Structure and method for forming a trench MOSFET having self-aligned features |
US6677641B2 (en) * | 2001-10-17 | 2004-01-13 | Fairchild Semiconductor Corporation | Semiconductor structure with improved smaller forward voltage loss and higher blocking capability |
US6818513B2 (en) * | 2001-01-30 | 2004-11-16 | Fairchild Semiconductor Corporation | Method of forming a field effect transistor having a lateral depletion structure |
US7345342B2 (en) * | 2001-01-30 | 2008-03-18 | Fairchild Semiconductor Corporation | Power semiconductor devices and methods of manufacture |
US7132712B2 (en) | 2002-11-05 | 2006-11-07 | Fairchild Semiconductor Corporation | Trench structure having one or more diodes embedded therein adjacent a PN junction |
US6803626B2 (en) | 2002-07-18 | 2004-10-12 | Fairchild Semiconductor Corporation | Vertical charge control semiconductor device |
US6710403B2 (en) * | 2002-07-30 | 2004-03-23 | Fairchild Semiconductor Corporation | Dual trench power MOSFET |
FI120310B (fi) * | 2001-02-13 | 2009-09-15 | Valtion Teknillinen | Parannettu menetelmä erittyvien proteiinien tuottamiseksi sienissä |
JP4846106B2 (ja) * | 2001-02-16 | 2011-12-28 | 三菱電機株式会社 | 電界効果型半導体装置及びその製造方法 |
WO2002084745A2 (en) * | 2001-04-11 | 2002-10-24 | Silicon Wireless Corporation | Power semiconductor devices and methods of forming same |
US7061066B2 (en) * | 2001-10-17 | 2006-06-13 | Fairchild Semiconductor Corporation | Schottky diode using charge balance structure |
KR100859701B1 (ko) * | 2002-02-23 | 2008-09-23 | 페어차일드코리아반도체 주식회사 | 고전압 수평형 디모스 트랜지스터 및 그 제조 방법 |
WO2004025702A2 (en) * | 2002-09-11 | 2004-03-25 | Pan Jit Americas, Inc | Electrostatic discharge protection device for high speed transmission lines |
US7033891B2 (en) * | 2002-10-03 | 2006-04-25 | Fairchild Semiconductor Corporation | Trench gate laterally diffused MOSFET devices and methods for making such devices |
US7576388B1 (en) | 2002-10-03 | 2009-08-18 | Fairchild Semiconductor Corporation | Trench-gate LDMOS structures |
US6710418B1 (en) | 2002-10-11 | 2004-03-23 | Fairchild Semiconductor Corporation | Schottky rectifier with insulation-filled trenches and method of forming the same |
US6870218B2 (en) * | 2002-12-10 | 2005-03-22 | Fairchild Semiconductor Corporation | Integrated circuit structure with improved LDMOS design |
US7652326B2 (en) | 2003-05-20 | 2010-01-26 | Fairchild Semiconductor Corporation | Power semiconductor devices and methods of manufacture |
US20050111150A1 (en) * | 2003-11-25 | 2005-05-26 | King Billion Electronics Co., Ltd. | Electrostatic discharge protection circuit |
KR100994719B1 (ko) * | 2003-11-28 | 2010-11-16 | 페어차일드코리아반도체 주식회사 | 슈퍼정션 반도체장치 |
US7368777B2 (en) | 2003-12-30 | 2008-05-06 | Fairchild Semiconductor Corporation | Accumulation device with charge balance structure and method of forming the same |
US20050199918A1 (en) * | 2004-03-15 | 2005-09-15 | Daniel Calafut | Optimized trench power MOSFET with integrated schottky diode |
US7352036B2 (en) * | 2004-08-03 | 2008-04-01 | Fairchild Semiconductor Corporation | Semiconductor power device having a top-side drain using a sinker trench |
US7265415B2 (en) * | 2004-10-08 | 2007-09-04 | Fairchild Semiconductor Corporation | MOS-gated transistor with reduced miller capacitance |
JP2006136086A (ja) * | 2004-11-04 | 2006-05-25 | Hitachi Ltd | 電流検知方法と電流検知装置及びこの電流検知装置を用いた電力変換装置並びにこの電力変換装置を用いた車両 |
CN101882583A (zh) * | 2005-04-06 | 2010-11-10 | 飞兆半导体公司 | 沟栅场效应晶体管及其形成方法 |
US7385248B2 (en) | 2005-08-09 | 2008-06-10 | Fairchild Semiconductor Corporation | Shielded gate field effect transistor with improved inter-poly dielectric |
DE102005041358B4 (de) * | 2005-08-31 | 2012-01-19 | Infineon Technologies Austria Ag | Feldplatten-Trenchtransistor sowie Verfahren zu dessen Herstellung |
US7446374B2 (en) | 2006-03-24 | 2008-11-04 | Fairchild Semiconductor Corporation | High density trench FET with integrated Schottky diode and method of manufacture |
US7489490B2 (en) * | 2006-06-07 | 2009-02-10 | International Rectifier Corporation | Current limiting MOSFET structure for solid state relays |
US7319256B1 (en) | 2006-06-19 | 2008-01-15 | Fairchild Semiconductor Corporation | Shielded gate trench FET with the shield and gate electrodes being connected together |
JP2008085188A (ja) * | 2006-09-28 | 2008-04-10 | Sanyo Electric Co Ltd | 絶縁ゲート型半導体装置 |
JP5511124B2 (ja) * | 2006-09-28 | 2014-06-04 | セミコンダクター・コンポーネンツ・インダストリーズ・リミテッド・ライアビリティ・カンパニー | 絶縁ゲート型半導体装置 |
JP5309497B2 (ja) * | 2007-08-09 | 2013-10-09 | 富士電機株式会社 | 半導体装置 |
US8928077B2 (en) * | 2007-09-21 | 2015-01-06 | Fairchild Semiconductor Corporation | Superjunction structures for power devices |
US7772668B2 (en) | 2007-12-26 | 2010-08-10 | Fairchild Semiconductor Corporation | Shielded gate trench FET with multiple channels |
JP5337470B2 (ja) * | 2008-04-21 | 2013-11-06 | セミコンダクター・コンポーネンツ・インダストリーズ・リミテッド・ライアビリティ・カンパニー | 絶縁ゲート型半導体装置 |
US7999357B1 (en) * | 2008-05-12 | 2011-08-16 | Semiconductor Components Industries, Llc | Electrostatic discharge circuit using forward biased circular-arc shaped steering diodes |
US8537519B2 (en) * | 2008-06-20 | 2013-09-17 | Freescale Semiconductor, Inc. | Semiconductor device and method of electrostatic discharge protection therefor |
US20120273916A1 (en) | 2011-04-27 | 2012-11-01 | Yedinak Joseph A | Superjunction Structures for Power Devices and Methods of Manufacture |
US8174067B2 (en) | 2008-12-08 | 2012-05-08 | Fairchild Semiconductor Corporation | Trench-based power semiconductor devices with increased breakdown voltage characteristics |
US8164162B2 (en) * | 2009-06-11 | 2012-04-24 | Force Mos Technology Co., Ltd. | Power semiconductor devices integrated with clamp diodes sharing same gate metal pad |
JP5492518B2 (ja) * | 2009-10-02 | 2014-05-14 | 株式会社日立製作所 | 半導体駆動回路、及びそれを用いた半導体装置 |
US8432000B2 (en) | 2010-06-18 | 2013-04-30 | Fairchild Semiconductor Corporation | Trench MOS barrier schottky rectifier with a planar surface using CMP techniques |
JP2012049861A (ja) * | 2010-08-27 | 2012-03-08 | Renesas Electronics Corp | 出力回路 |
US8786010B2 (en) | 2011-04-27 | 2014-07-22 | Fairchild Semiconductor Corporation | Superjunction structures for power devices and methods of manufacture |
US8673700B2 (en) | 2011-04-27 | 2014-03-18 | Fairchild Semiconductor Corporation | Superjunction structures for power devices and methods of manufacture |
US8836028B2 (en) | 2011-04-27 | 2014-09-16 | Fairchild Semiconductor Corporation | Superjunction structures for power devices and methods of manufacture |
US8772868B2 (en) | 2011-04-27 | 2014-07-08 | Fairchild Semiconductor Corporation | Superjunction structures for power devices and methods of manufacture |
JP5927739B2 (ja) * | 2011-12-14 | 2016-06-01 | 富士電機株式会社 | 半導体装置 |
US9013848B2 (en) | 2012-09-27 | 2015-04-21 | Alpha And Omega Semiconductor Incorporated | Active clamp protection circuit for power semiconductor device for high frequency switching |
US9966584B2 (en) | 2013-03-11 | 2018-05-08 | Atieva, Inc. | Bus bar for battery packs |
US10901019B2 (en) | 2013-03-15 | 2021-01-26 | Atieva, Inc. | Method of connecting cell voltage sensors |
US9041454B2 (en) | 2013-03-15 | 2015-05-26 | Atieva, Inc. | Bias circuit for a switched capacitor level shifter |
US10084214B2 (en) | 2013-03-15 | 2018-09-25 | Atieva, Inc. | Automatic switchover from cell voltage to interconnect voltage monitoring |
US10063071B2 (en) | 2013-03-15 | 2018-08-28 | Atieva, Inc. | Balance resistor and low pass filter |
US9525063B2 (en) | 2013-10-30 | 2016-12-20 | Infineon Technologies Austria Ag | Switching circuit |
US9048838B2 (en) | 2013-10-30 | 2015-06-02 | Infineon Technologies Austria Ag | Switching circuit |
US9257424B2 (en) | 2013-11-08 | 2016-02-09 | Infineon Technologies Austria Ag | Semiconductor device |
US20150311815A1 (en) * | 2014-04-25 | 2015-10-29 | Parker-Hannifin Corporation | Hermetic high current solid state power controller |
US10355475B2 (en) * | 2014-08-15 | 2019-07-16 | Navitas Semiconductor, Inc. | GaN overvoltage protection circuit |
US9882553B2 (en) | 2015-12-18 | 2018-01-30 | Taiwan Semiconductor Manufacturing Company Ltd. | Semiconductor device and circuit protecting method |
CN105896955B (zh) * | 2016-04-15 | 2019-02-05 | 深圳市鹏源电子有限公司 | 功率开关管的驱动装置 |
TWI607298B (zh) * | 2016-04-28 | 2017-12-01 | Hestia Power Inc | Adjustable voltage level wide bandgap semiconductor device |
US10202051B2 (en) * | 2017-07-07 | 2019-02-12 | Lear Corporation | Speed control for back-drive power actuator |
JP7190256B2 (ja) | 2018-02-09 | 2022-12-15 | ローム株式会社 | 半導体装置 |
DE102018110292B4 (de) * | 2018-04-27 | 2019-12-19 | Infineon Technologies Ag | Gleichrichtereinrichtung mit Klemmschaltung |
EP3624201B1 (en) * | 2018-09-17 | 2022-11-02 | Infineon Technologies Austria AG | Transistor device |
WO2021183095A1 (en) * | 2020-03-09 | 2021-09-16 | Hewlett-Packard Development Company, L.P. | Clamps for power transistors |
JP2023032984A (ja) * | 2021-08-27 | 2023-03-09 | 富士電機株式会社 | 半導体モジュール |
Family Cites Families (7)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
JPS5825264A (ja) * | 1981-08-07 | 1983-02-15 | Hitachi Ltd | 絶縁ゲート型半導体装置 |
US4631564A (en) * | 1984-10-23 | 1986-12-23 | Rca Corporation | Gate shield structure for power MOS device |
US4633283A (en) * | 1985-03-11 | 1986-12-30 | Rca Corporation | Circuit and structure for protecting integrated circuits from destructive transient voltages |
JPH0693485B2 (ja) * | 1985-11-29 | 1994-11-16 | 日本電装株式会社 | 半導体装置 |
JPH02185069A (ja) * | 1988-12-02 | 1990-07-19 | Motorola Inc | 高エネルギー阻止能力及び温度補償された阻止電圧を具備する半導体デバイス |
US4893212A (en) * | 1988-12-20 | 1990-01-09 | North American Philips Corp. | Protection of power integrated circuits against load voltage surges |
US5023692A (en) * | 1989-12-07 | 1991-06-11 | Harris Semiconductor Patents, Inc. | Power MOSFET transistor circuit |
-
1990
- 1990-11-06 US US07/609,685 patent/US5079608A/en not_active Expired - Lifetime
-
1991
- 1991-10-31 CA CA002054675A patent/CA2054675A1/en not_active Abandoned
- 1991-11-05 JP JP3317563A patent/JPH06104444A/ja active Pending
- 1991-11-05 DE DE69127953T patent/DE69127953T2/de not_active Expired - Fee Related
- 1991-11-05 EP EP91310227A patent/EP0485174B1/en not_active Expired - Lifetime
Cited By (2)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
KR100362218B1 (ko) * | 2000-03-24 | 2002-11-23 | 가부시끼가이샤 도시바 | 전력 반도체장치 |
EP3089367A1 (en) | 2015-04-27 | 2016-11-02 | Renesas Electronics Corporation | Dynamic voltage-clamping circuit for a semiconductor element |
Also Published As
Publication number | Publication date |
---|---|
CA2054675A1 (en) | 1992-05-07 |
DE69127953D1 (de) | 1997-11-20 |
DE69127953T2 (de) | 1998-04-30 |
EP0485174A1 (en) | 1992-05-13 |
US5079608A (en) | 1992-01-07 |
EP0485174B1 (en) | 1997-10-15 |
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