JPH0410221B2 - - Google Patents
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- JPH0410221B2 JPH0410221B2 JP7654483A JP7654483A JPH0410221B2 JP H0410221 B2 JPH0410221 B2 JP H0410221B2 JP 7654483 A JP7654483 A JP 7654483A JP 7654483 A JP7654483 A JP 7654483A JP H0410221 B2 JPH0410221 B2 JP H0410221B2
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-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
- H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
- H01L21/04—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer
- H01L21/18—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer the devices having semiconductor bodies comprising elements of Group IV of the Periodic Table or AIIIBV compounds with or without impurities, e.g. doping materials
- H01L21/30—Treatment of semiconductor bodies using processes or apparatus not provided for in groups H01L21/20 - H01L21/26
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Description
【発明の詳細な説明】
(a) 発明の技術分野
本発明は半導体装置の製造方法、特に多結晶シ
リコン及びシリコン化合物によるパターンをレジ
ストを用いることなく形成する製造方法に関す
る。
リコン及びシリコン化合物によるパターンをレジ
ストを用いることなく形成する製造方法に関す
る。
(b) 従来技術と問題点
半導体装置の製造工程における微細加工は、主
としていわゆるリソグラフイ法によつて行なわれ
ている。すなわち例えば基板上の導体、半導体も
しくは絶縁体の皮膜等を所要の形状・寸法とする
際に、この皮膜上にレジスト皮膜による所要のパ
ターンを形成してこのレジスト皮膜をマスクとし
て目的とする前記皮膜等をエツチングすること、
或いはレジスト皮膜の所要のパターン部分を選択
的に除去し、その上に所要の材料を用いて皮膜を
形成し、該皮膜の不要の部分をレジスト皮膜とと
もに剥離除去することが行なわれている。
としていわゆるリソグラフイ法によつて行なわれ
ている。すなわち例えば基板上の導体、半導体も
しくは絶縁体の皮膜等を所要の形状・寸法とする
際に、この皮膜上にレジスト皮膜による所要のパ
ターンを形成してこのレジスト皮膜をマスクとし
て目的とする前記皮膜等をエツチングすること、
或いはレジスト皮膜の所要のパターン部分を選択
的に除去し、その上に所要の材料を用いて皮膜を
形成し、該皮膜の不要の部分をレジスト皮膜とと
もに剥離除去することが行なわれている。
このレジストを用いてパターン形成するリソグ
ラフイ法においては、レジスト自身の解像特性、
感光特性、密着性及び耐エツチング性等の諸特性
について目的に応じて選択し、かつレジストの塗
布方法、露光、現像処理及びその前後の熱処理等
を何れも充分に管理された状態で実施することが
必要であるが、なお次の如き問題点を有する。
ラフイ法においては、レジスト自身の解像特性、
感光特性、密着性及び耐エツチング性等の諸特性
について目的に応じて選択し、かつレジストの塗
布方法、露光、現像処理及びその前後の熱処理等
を何れも充分に管理された状態で実施することが
必要であるが、なお次の如き問題点を有する。
例えばパターンの微細化を行なうためにはレジ
スト膜厚を薄くすることが必要であるが、レジス
ト膜厚を薄くすればピンホール等を生ずる危険性
が増大する。
スト膜厚を薄くすることが必要であるが、レジス
ト膜厚を薄くすればピンホール等を生ずる危険性
が増大する。
露光処理においてはパターンが微細化するに伴
つて、光の回析とコピーレンシイが画質に大きい
影響を及ぼすなどレジストパターンの精度低下が
問題となる。例えば解像特性に優れるポジ型のフ
オトレジストを用い紫外線露光を行つても、光の
回析及び定在波の影響によりレジスト膜厚方向の
光エネルギ分布が不均一となつて現像後の端面が
垂直とはならず、パターンの寸法が例えば１〔μ
ｍ〕程度以下である場合は左右の端面が分離しな
いいわゆるブリツジ現象を生ずることがある。
つて、光の回析とコピーレンシイが画質に大きい
影響を及ぼすなどレジストパターンの精度低下が
問題となる。例えば解像特性に優れるポジ型のフ
オトレジストを用い紫外線露光を行つても、光の
回析及び定在波の影響によりレジスト膜厚方向の
光エネルギ分布が不均一となつて現像後の端面が
垂直とはならず、パターンの寸法が例えば１〔μ
ｍ〕程度以下である場合は左右の端面が分離しな
いいわゆるブリツジ現象を生ずることがある。
また現像処理において用いられる有機溶剤はレ
ジストを膨潤させるために、その溶剤の除去とレ
ジストの密着性を向上するためにポストベークと
呼ばれる熱処理が必要とされているが、前記の膨
潤、熱処理もレジストパターンの精度低下の要因
となつている。
ジストを膨潤させるために、その溶剤の除去とレ
ジストの密着性を向上するためにポストベークと
呼ばれる熱処理が必要とされているが、前記の膨
潤、熱処理もレジストパターンの精度低下の要因
となつている。
更にレジストパターン形成後のエツチング処理
においても、レジスト皮膜の密着性が不充分であ
るならば、ウエツトエツチング処理においてはレ
ジスト皮膜と下地との間にエツチング液が侵入し
てパターン精度が著しく劣化する。また特にウエ
ツトエツチング処置において強く現われるサイド
エツチングによつて、得られるパターンの精度は
大きく低下している。この様にパターン精度上問
題の多いウエツトエツチング処理に代えてドライ
エツチング処理が次第に多く行なわれているが、
ドライエツチング処理は一般に物質の差による選
択性に乏しく、レジスト膜厚をウエツトエツチン
グ処理に比較して厚くする必要があるなどの不利
な点を有する。
においても、レジスト皮膜の密着性が不充分であ
るならば、ウエツトエツチング処理においてはレ
ジスト皮膜と下地との間にエツチング液が侵入し
てパターン精度が著しく劣化する。また特にウエ
ツトエツチング処置において強く現われるサイド
エツチングによつて、得られるパターンの精度は
大きく低下している。この様にパターン精度上問
題の多いウエツトエツチング処理に代えてドライ
エツチング処理が次第に多く行なわれているが、
ドライエツチング処理は一般に物質の差による選
択性に乏しく、レジスト膜厚をウエツトエツチン
グ処理に比較して厚くする必要があるなどの不利
な点を有する。
(c) 発明の目的
本発明は前記問題点に対処するために、レジス
トを用いることなくパターン形成を行なう半導体
装置の製造方法を提供することを目的とする。
トを用いることなくパターン形成を行なう半導体
装置の製造方法を提供することを目的とする。
(d) 発明の構成
本発明の前記目的は、半導体基体上に非晶質シ
リコン膜を形成し、該非晶質シリコン膜に選択的
にエネルギ線を照射して該非晶質シリコン膜を多
結晶シリコン又は該非晶質シリコン膜に接する雰
囲気中に含まれる元素との化合物よりなる膜に変
換し、該変換された膜に対して選択的に前記非晶
質シリコン膜を除去する製造法により達成され
る。
リコン膜を形成し、該非晶質シリコン膜に選択的
にエネルギ線を照射して該非晶質シリコン膜を多
結晶シリコン又は該非晶質シリコン膜に接する雰
囲気中に含まれる元素との化合物よりなる膜に変
換し、該変換された膜に対して選択的に前記非晶
質シリコン膜を除去する製造法により達成され
る。
更に前記非晶質シリコン膜上に不純物を含む皮
膜を形成し、しかる後に前記エネルギ線照射を行
なうことによつて、前記多結晶シリコン膜に該不
純物を導入してその抵抗率を低下させることがで
きる。
膜を形成し、しかる後に前記エネルギ線照射を行
なうことによつて、前記多結晶シリコン膜に該不
純物を導入してその抵抗率を低下させることがで
きる。
(e) 発明の実施例
以下本発明を実施例により図面を参照して具体
的に説明する。
的に説明する。
第１図ａ乃至ｃは本発明のMOS型電界効果ト
ランジスタ（MOS FET）のゲート電極にかか
る第１の実施例を示す断面図である。
ランジスタ（MOS FET）のゲート電極にかか
る第１の実施例を示す断面図である。
第１図ａ参照
ｐ型シリコン基板１上に従来技術によつてフイ
ールド酸化膜２及びゲート酸化膜３を形成する。
ールド酸化膜２及びゲート酸化膜３を形成する。
ゲード酸化膜３及びフイード酸化膜２上に、例
えば電子ビーム蒸着法によつて非晶質シリコン膜
４を厚さ例えば0.4〔μｍ〕程度に形成する。
えば電子ビーム蒸着法によつて非晶質シリコン膜
４を厚さ例えば0.4〔μｍ〕程度に形成する。
次いで非晶質シリコン膜４上に、例えばスパツ
タリング法によつて燐Ｐをドープした二酸化シリ
コン膜５を厚さ例えば約0.6〔μｍ〕に形成する。
この二酸化シリコン膜５の厚さは本実施例の如く
エネルギ線として光を用いる場合には反射率を極
小とし、かつ、ドープするに十分な不純物量を有
する厚さが選択される。
タリング法によつて燐Ｐをドープした二酸化シリ
コン膜５を厚さ例えば約0.6〔μｍ〕に形成する。
この二酸化シリコン膜５の厚さは本実施例の如く
エネルギ線として光を用いる場合には反射率を極
小とし、かつ、ドープするに十分な不純物量を有
する厚さが選択される。
第１図ｂ参照
非晶質シリコン膜４のゲート電極とする領域
４′に選択的にエネルギ線照射を行なう。本実施
例においてはエネルギ線としては連続波、出力約
１〔Ｗ〕のアルゴン（Ar）レーザを用い、ビーム
径を約１〔μｍ〕として速度約５〔cm／sec〕で走
査を行つている。照射領域を選択する手段はマス
クを用いても又マスクを用いない選択的照射でも
よい。なお、このアルゴンレーザ光照射の際に、
本実施例においては半導体基体の温度を250〔℃〕
程度に加熱している。
４′に選択的にエネルギ線照射を行なう。本実施
例においてはエネルギ線としては連続波、出力約
１〔Ｗ〕のアルゴン（Ar）レーザを用い、ビーム
径を約１〔μｍ〕として速度約５〔cm／sec〕で走
査を行つている。照射領域を選択する手段はマス
クを用いても又マスクを用いない選択的照射でも
よい。なお、このアルゴンレーザ光照射の際に、
本実施例においては半導体基体の温度を250〔℃〕
程度に加熱している。
このエネルギ線が照射された領域４′の非晶質
シリコンは加熱され結晶粒を成長させて多結晶シ
リコンとなる。更にこの過程において二酸化シリ
コン膜５にドープされた燐が拡散して前記多結晶
シリコンはn+型となる。
シリコンは加熱され結晶粒を成長させて多結晶シ
リコンとなる。更にこの過程において二酸化シリ
コン膜５にドープされた燐が拡散して前記多結晶
シリコンはn+型となる。
第１図ｃ参照
二酸化シリコン膜５を弗酸（HF）系エツチン
グ液により除去し、次いで弗酸、硝酸（HNO3）、
燐酸（H3PO4）及び過塩素酸（HClO4）を含む
エツチング液によつて、非晶質シリコン膜４を選
択的に除去する。この選択的エツチングは反応性
イオンエツチング法によつて実施することも可能
である。この結果n+型多結晶シリコンよりなる
ゲート電極６が形成される。
グ液により除去し、次いで弗酸、硝酸（HNO3）、
燐酸（H3PO4）及び過塩素酸（HClO4）を含む
エツチング液によつて、非晶質シリコン膜４を選
択的に除去する。この選択的エツチングは反応性
イオンエツチング法によつて実施することも可能
である。この結果n+型多結晶シリコンよりなる
ゲート電極６が形成される。
以下従来技術によつてｎチヤネルシリコンゲー
トMOS FETを製造することができる。また二
酸化シリコン膜５に例えば硼素Ｂをドープして前
記実施例と同様の製造方法を適用することによつ
てp+型多結晶シリコンゲート電極が形成できる。
トMOS FETを製造することができる。また二
酸化シリコン膜５に例えば硼素Ｂをドープして前
記実施例と同様の製造方法を適用することによつ
てp+型多結晶シリコンゲート電極が形成できる。
更にゲート電極以外の例えば配線等も前記実施
例と同様に形成可能である。この配線が接続され
る電極又は下層配線が高融点金属或いはそのシリ
サイドである場合においても、本発明のエネルギ
線照射によつて自から共融化が行なわれる。
例と同様に形成可能である。この配線が接続され
る電極又は下層配線が高融点金属或いはそのシリ
サイドである場合においても、本発明のエネルギ
線照射によつて自から共融化が行なわれる。
第２図ａ乃至ｃはシリコン酸化物よりなる選択
的イオン注入のマスクを形成する本発明の実施例
を示す断面図である。
的イオン注入のマスクを形成する本発明の実施例
を示す断面図である。
第２図ａ参照
高電子移動度電界効果トランジスタの半導体基
体として、半絶縁性ガリウム・砒素化合物
（GaAs）半導体基板１１上に、分子線結晶成長
方法によつて、厚さ１〔μｍ〕程度のノンドープ
のガリウム・砒素化合物（GaAs）半導体層１２
及び厚さ100〔ｎｍ〕程度のｎ型アルミニウム・ガ
リウム・砒素化合物（AlGaAs）半導体層１３を
形成する。更にAlGaAs層１３の大気中における
酸化を防止するために、その結晶成長後に真空状
態を継続して、窒化アルミニウム（AlN）膜１
４を厚さ200〔ｎｍ〕程度にスパツタリング法等に
よつて形成する。なお１５はGaAs層１２のヘテ
ロ接合界面近傍に形成される電子蓄積層である。
体として、半絶縁性ガリウム・砒素化合物
（GaAs）半導体基板１１上に、分子線結晶成長
方法によつて、厚さ１〔μｍ〕程度のノンドープ
のガリウム・砒素化合物（GaAs）半導体層１２
及び厚さ100〔ｎｍ〕程度のｎ型アルミニウム・ガ
リウム・砒素化合物（AlGaAs）半導体層１３を
形成する。更にAlGaAs層１３の大気中における
酸化を防止するために、その結晶成長後に真空状
態を継続して、窒化アルミニウム（AlN）膜１
４を厚さ200〔ｎｍ〕程度にスパツタリング法等に
よつて形成する。なお１５はGaAs層１２のヘテ
ロ接合界面近傍に形成される電子蓄積層である。
第２図ｂ参照
窒化アルミニウム膜１４上に例えば電子ビーム
蒸着法によつて、非晶質シリコン膜１６を厚さ
0.5〔μｍ〕程度以上に形成する。
蒸着法によつて、非晶質シリコン膜１６を厚さ
0.5〔μｍ〕程度以上に形成する。
次いで酸化雰囲気中例えば酸素気流に接する状
態で、非晶質シリコン膜１６のマスクを形成する
領域１６′に選択的にエネルギ線照射を行なう。
本実施例においては前記実施例と同様にアルゴン
レーザ光を用いている。
態で、非晶質シリコン膜１６のマスクを形成する
領域１６′に選択的にエネルギ線照射を行なう。
本実施例においては前記実施例と同様にアルゴン
レーザ光を用いている。
このエネルギ線が照射された領域１６′の非晶
質シリコンは加熱されて酸化し、酸化シリコン膜
１７を形成する。
質シリコンは加熱されて酸化し、酸化シリコン膜
１７を形成する。
第２図ｃ参照
前記実施例と同様に弗酸、硝酸、燐酸及び過塩
素酸（HClO4）を含むエツチング液によるウエ
ツトエツチング、或いは反応性イオンエツチング
法によつて非晶質シリコン膜１６を選択的に除去
して、酸化シリコン膜１７によるマスクが形成さ
れる。
素酸（HClO4）を含むエツチング液によるウエ
ツトエツチング、或いは反応性イオンエツチング
法によつて非晶質シリコン膜１６を選択的に除去
して、酸化シリコン膜１７によるマスクが形成さ
れる。
このマスクによつて例えばシリコンを、
AlGaAs層１３のソース及びドレイン形成領域１
８に選択的にイオン注入する。
AlGaAs層１３のソース及びドレイン形成領域１
８に選択的にイオン注入する。
以下従来技術によつて高電子移動度電界効果ト
ランジスタを製造することができる。
ランジスタを製造することができる。
(f) 発明の効果
以上説明した如く本発明によれば、多結晶シリ
コンによる電極及び配線など、並びに酸化シリコ
ンなどのシリコン化合物よりなるパターン等をレ
ジストを用いることなく形成することが可能であ
り、かつパターン形成の手段としてはマスクを用
いる光学的方法のみならず、レーザ光もしくは電
子ビームによる直接描画法も適用することが可能
であつて、レジストにかかる問題点が排除された
半導体装置を製造することができる。
コンによる電極及び配線など、並びに酸化シリコ
ンなどのシリコン化合物よりなるパターン等をレ
ジストを用いることなく形成することが可能であ
り、かつパターン形成の手段としてはマスクを用
いる光学的方法のみならず、レーザ光もしくは電
子ビームによる直接描画法も適用することが可能
であつて、レジストにかかる問題点が排除された
半導体装置を製造することができる。
第１図ａ乃至ｃはMOS型電界効果トランジス
タのシリコンゲートの電極形成にかかる本発明の
実施例を示す断面図、第２図ａ乃至ｃは酸化シリ
コンによりマスクを形成する本発明の実施例を示
す断面図である。 図において、１はシリコン基板、２はフアール
ド酸化膜、３はゲート酸化膜、４は非晶質シリコ
ン膜、５は燐をドープした二酸化シリコン膜、６
はシリコンゲート電極、１１は半絶縁性GaAs基
板、１２はGaAs層、１３はAlaAs層、１４は
AlN膜、１５は電子蓄積層、１６は非晶質シリ
コン膜、１７は酸化シリコンによるマスク、１８
はソース及びドレイン形成領域を示す。
タのシリコンゲートの電極形成にかかる本発明の
実施例を示す断面図、第２図ａ乃至ｃは酸化シリ
コンによりマスクを形成する本発明の実施例を示
す断面図である。 図において、１はシリコン基板、２はフアール
ド酸化膜、３はゲート酸化膜、４は非晶質シリコ
ン膜、５は燐をドープした二酸化シリコン膜、６
はシリコンゲート電極、１１は半絶縁性GaAs基
板、１２はGaAs層、１３はAlaAs層、１４は
AlN膜、１５は電子蓄積層、１６は非晶質シリ
コン膜、１７は酸化シリコンによるマスク、１８
はソース及びドレイン形成領域を示す。
Claims (1)
- 【特許請求の範囲】 １ 半導体基体上に非晶質シリコン膜を形成し、
該非晶質シリコン膜に選択時にエネルギ線を照射
して該非晶質シリコン膜を多結晶シリコン又は該
非晶質シリコン膜に接する雰囲気中に含まれる元
素との化合物よりなる膜に変換し、該変換された
膜に対して選択的に前記非晶質シリコン膜を除去
する工程を含むことを特徴とする半導体装置の製
造方法。 ２ 前記非晶質シリコン膜上に不純物を含む皮膜
を形成し、しかる後に選択的に前記エネルギ線照
射を行なつて、該非晶質シリコン膜を前記不純物
を含む多結晶シリコン膜に変換することを特徴と
する特許請求の範囲第１項記載の半導体装置の製
造方法。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP7654483A JPS59201422A (ja) | 1983-04-30 | 1983-04-30 | 半導体装置の製造方法 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP7654483A JPS59201422A (ja) | 1983-04-30 | 1983-04-30 | 半導体装置の製造方法 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS59201422A JPS59201422A (ja) | 1984-11-15 |
| JPH0410221B2 true JPH0410221B2 (ja) | 1992-02-24 |
Family
ID=13608204
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP7654483A Granted JPS59201422A (ja) | 1983-04-30 | 1983-04-30 | 半導体装置の製造方法 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS59201422A (ja) |
Families Citing this family (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| CN100483651C (zh) | 1992-08-27 | 2009-04-29 | 株式会社半导体能源研究所 | 半导体器件的制造方法 |
| JPH1056180A (ja) * | 1995-09-29 | 1998-02-24 | Canon Inc | 半導体装置及びその製造方法 |
| KR100954332B1 (ko) | 2003-06-30 | 2010-04-21 | 엘지디스플레이 주식회사 | 액정표시소자와 그 제조방법 |
-
1983
- 1983-04-30 JP JP7654483A patent/JPS59201422A/ja active Granted
Also Published As
| Publication number | Publication date |
|---|---|
| JPS59201422A (ja) | 1984-11-15 |
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