JP2841484B2 - Ｍｏｓ型トランジスタの製造方法 - Google Patents
Ｍｏｓ型トランジスタの製造方法Info
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- JP2841484B2 JP2841484B2 JP1161691A JP16169189A JP2841484B2 JP 2841484 B2 JP2841484 B2 JP 2841484B2 JP 1161691 A JP1161691 A JP 1161691A JP 16169189 A JP16169189 A JP 16169189A JP 2841484 B2 JP2841484 B2 JP 2841484B2
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Description
【発明の詳細な説明】 〔産業上の利用分野〕 本発明は半導体装置の製造方法に関し、特にMOS型ト
ランジスタの製造方法に関する。
ランジスタの製造方法に関する。
従来、MOS型トランジスタの製造方法、特にそのゲー
ト電極の製造方法として、第３図（ａ）乃至（ｄ）に示
す方法が用いられている。
ト電極の製造方法として、第３図（ａ）乃至（ｄ）に示
す方法が用いられている。
即ち、第３図（ａ）のように、シリコン基板11の表面
に熱酸化膜12を形成し、この上にゲート電極材料である
多結晶シリコン膜13を形成する。そして、この上にポジ
型フォトレジスト14を形成する。
に熱酸化膜12を形成し、この上にゲート電極材料である
多結晶シリコン膜13を形成する。そして、この上にポジ
型フォトレジスト14を形成する。
次いで、第３図（ｂ）のように、前記フォトレジスト
14をゲート電極形状にパターン形成する。そして、第３
図（ｃ）のように、フォトレジスト14をマスクに多結晶
シリコン膜13をエッチング形成する。
14をゲート電極形状にパターン形成する。そして、第３
図（ｃ）のように、フォトレジスト14をマスクに多結晶
シリコン膜13をエッチング形成する。
その後、第３図（ｄ）のように、フォトレジスト14を
除去することで、ゲート電極13Aが完成される。
除去することで、ゲート電極13Aが完成される。
上述した従来のゲート電極の製造方法では、MOSトラ
ンジスタの特性に影響するゲート電極の長さ寸法はフォ
トレジスト14のマスク寸法によって決定される。このた
め、ゲート電極13Aの加工限界寸法はフォトレジスト14
や露光装置等のフォトリソグラフィ技術の解像力によっ
て決定されることになり、その微細化に限界が生じると
いう問題がある。
ンジスタの特性に影響するゲート電極の長さ寸法はフォ
トレジスト14のマスク寸法によって決定される。このた
め、ゲート電極13Aの加工限界寸法はフォトレジスト14
や露光装置等のフォトリソグラフィ技術の解像力によっ
て決定されることになり、その微細化に限界が生じると
いう問題がある。
本発明はフォトリソグラフィ技術の加工限界以上に微
細化されたゲート電極を構成することを可能にした製造
方法を提供することを目的とする。
細化されたゲート電極を構成することを可能にした製造
方法を提供することを目的とする。
本発明のMOS型トランジスタの製造方法は、半導体基
板にゲート絶縁膜を形成する工程と、この上に第１の多
結晶シリコン膜を形成する工程と、前記第１の多結晶シ
リコン膜上に多結晶シリコンとエッチング選択比のある
第１の絶縁膜を形成する工程と、前記第１の絶縁膜のゲ
ート電極形成箇所を異方性エッチングにより選択的にエ
ッチング除去し、前記第１の多結晶シリコン膜が露出し
た開口部を形成する工程と、全面に多結晶シリコンとエ
ッチング選択比のある第２の絶縁膜を形成する工程と、
前記第２の絶縁膜を異方性エッチングして前記開口部の
側面にのみ第２の絶縁膜を残す工程と、前記第１の多結
晶シリコン膜が露出し、側面にのみ前記第２の絶縁膜が
残った前記開口部を含む全面に第２の多結晶シリコン膜
を形成する工程と、前記第１及び第２の絶縁膜が露呈さ
れるまで前記第２の多結晶シリコン膜をエッチングする
工程と、その後前記第１及び第２の絶縁膜をエッチング
除去する工程と、前記第２の多結晶シリコン膜をマスク
にして前記第１の多結晶シリコン膜をエッチング除去す
る工程とを含んでいる。
板にゲート絶縁膜を形成する工程と、この上に第１の多
結晶シリコン膜を形成する工程と、前記第１の多結晶シ
リコン膜上に多結晶シリコンとエッチング選択比のある
第１の絶縁膜を形成する工程と、前記第１の絶縁膜のゲ
ート電極形成箇所を異方性エッチングにより選択的にエ
ッチング除去し、前記第１の多結晶シリコン膜が露出し
た開口部を形成する工程と、全面に多結晶シリコンとエ
ッチング選択比のある第２の絶縁膜を形成する工程と、
前記第２の絶縁膜を異方性エッチングして前記開口部の
側面にのみ第２の絶縁膜を残す工程と、前記第１の多結
晶シリコン膜が露出し、側面にのみ前記第２の絶縁膜が
残った前記開口部を含む全面に第２の多結晶シリコン膜
を形成する工程と、前記第１及び第２の絶縁膜が露呈さ
れるまで前記第２の多結晶シリコン膜をエッチングする
工程と、その後前記第１及び第２の絶縁膜をエッチング
除去する工程と、前記第２の多結晶シリコン膜をマスク
にして前記第１の多結晶シリコン膜をエッチング除去す
る工程とを含んでいる。
この製造方法では、第１の多結晶シリコン膜を利用す
ることで、第１及び第２の絶縁膜をエッチングした場合
にも、半導体基板の表面へのダメージが防止でき、なお
かつ微細なゲート電極の形成を実現する。
ることで、第１及び第２の絶縁膜をエッチングした場合
にも、半導体基板の表面へのダメージが防止でき、なお
かつ微細なゲート電極の形成を実現する。
次に、本発明を図面を参照して説明する。
第１図（ａ）乃至（ｉ）は本発明の第１実施例を製造
工程順に示す縦断面図である。
工程順に示す縦断面図である。
先ず、第１図（ａ）のように、シリコン基板１の表面
にゲート絶縁膜として厚さ150Å程度の熱酸化膜（第１
の膜）２を形成する。また、この上に導電膜として気相
成長法により厚さ500Å程度の第１の多結晶シリコン膜
（第２の膜）３を形成する。更に、この上に多結晶シリ
コン膜とはエッチング速度の選択比が大きい膜として、
0.3μｍ程度の気相成長酸化膜（第３の膜）４を形成す
る。
にゲート絶縁膜として厚さ150Å程度の熱酸化膜（第１
の膜）２を形成する。また、この上に導電膜として気相
成長法により厚さ500Å程度の第１の多結晶シリコン膜
（第２の膜）３を形成する。更に、この上に多結晶シリ
コン膜とはエッチング速度の選択比が大きい膜として、
0.3μｍ程度の気相成長酸化膜（第３の膜）４を形成す
る。
次いで、第１図（ｂ）のように、フォトレジスト５を
塗布し、かつ所要パターンの露光，現像を行ってゲート
電極を形成する箇所に幅１μｍの開口部5aを形成する。
そして、このフォトレジスト５をマスクにして前記気相
成長酸化膜４を反応性イオンエッチング法によりエッチ
ングし、開口部4aを形成する。
塗布し、かつ所要パターンの露光，現像を行ってゲート
電極を形成する箇所に幅１μｍの開口部5aを形成する。
そして、このフォトレジスト５をマスクにして前記気相
成長酸化膜４を反応性イオンエッチング法によりエッチ
ングし、開口部4aを形成する。
次に、第１図（ｃ）のように、フォトレジスト５を除
去した後、気相成長法を用いて、多結晶シリコン膜とエ
ッチング速度の選択比が大きい膜として厚さ0.2μｍの
シリコン窒化膜（第４の膜）６を全面に形成する。
去した後、気相成長法を用いて、多結晶シリコン膜とエ
ッチング速度の選択比が大きい膜として厚さ0.2μｍの
シリコン窒化膜（第４の膜）６を全面に形成する。
そして、第１図（ｄ）のように、前記気相成長酸化膜
４の表面が露呈されるまで、反応性イオンエッチング技
術を用いて前記シリコン窒化膜６をエッチングする。前
記シリコン窒化膜６は段差被覆性が優れているため、こ
のエッチングにより開口部4aの側面にのみシリコン窒化
膜６が残される。この結果、開口部4aの幅は１μｍから
シリコン窒化膜６の厚さの２倍だけ低減された幅寸法の
0.6μｍとされる。
４の表面が露呈されるまで、反応性イオンエッチング技
術を用いて前記シリコン窒化膜６をエッチングする。前
記シリコン窒化膜６は段差被覆性が優れているため、こ
のエッチングにより開口部4aの側面にのみシリコン窒化
膜６が残される。この結果、開口部4aの幅は１μｍから
シリコン窒化膜６の厚さの２倍だけ低減された幅寸法の
0.6μｍとされる。
次いで、第１図（ｅ）のように、気相成長法を用いて
厚さ0.5μｍ程度の第２の多結晶シリコン膜（第５の
膜）７を形成する。これにより、前記開口4aは第２の多
結晶シリコン膜７によって埋設され、かつ全面が第２の
多結晶シリコン膜７によって覆われる。
厚さ0.5μｍ程度の第２の多結晶シリコン膜（第５の
膜）７を形成する。これにより、前記開口4aは第２の多
結晶シリコン膜７によって埋設され、かつ全面が第２の
多結晶シリコン膜７によって覆われる。
次いで、第１図（ｆ）のように、前記気相成長酸化膜
４の表面が露呈されるまで、反応性イオンエッチング法
により第２の多結晶シリコン膜７をエッチングする。こ
の結果、第２の多結晶シリコン膜７は開口部4a内にのみ
埋設された状態で残される。
４の表面が露呈されるまで、反応性イオンエッチング法
により第２の多結晶シリコン膜７をエッチングする。こ
の結果、第２の多結晶シリコン膜７は開口部4a内にのみ
埋設された状態で残される。
次いで、第１図（ｇ）のように、希釈したHF液を用い
て気相成長酸化膜４を完全に除去し、更に第１図（ｈ）
のように適温に過熱したリン酸を用いてシリコン窒化膜
６を完全に除去する。なお、第１の多結晶シリコン膜３
は、これらのエッチングに際してのマスクとなる。
て気相成長酸化膜４を完全に除去し、更に第１図（ｈ）
のように適温に過熱したリン酸を用いてシリコン窒化膜
６を完全に除去する。なお、第１の多結晶シリコン膜３
は、これらのエッチングに際してのマスクとなる。
しかる後、反応性イオンエッチングにより第１の多結
晶シリコン膜３をエッチング除去することにより、第１
図（ｉ）のように、ゲート長が0.6μｍのゲート電極7A
が完成される。なお、このときゲート電極7Aの厚さは若
干第２多結晶シリコン膜７よりも若干低減される。
晶シリコン膜３をエッチング除去することにより、第１
図（ｉ）のように、ゲート長が0.6μｍのゲート電極7A
が完成される。なお、このときゲート電極7Aの厚さは若
干第２多結晶シリコン膜７よりも若干低減される。
したがって、このゲート電極7Aは、フォトリソグラフ
ィ技術の解像力の限界寸法よりもシリコン窒化膜６の厚
さの２倍だけ小さいゲート長に形成でき、その微細化を
進めることが可能となる。
ィ技術の解像力の限界寸法よりもシリコン窒化膜６の厚
さの２倍だけ小さいゲート長に形成でき、その微細化を
進めることが可能となる。
第２図（ａ）乃至（ｃ）は本発明の第２実施例を工程
順に示す図である。
順に示す図である。
第２図（ａ）は第１実施例における第１図（ｄ）の工
程までを行った状態を示している。
程までを行った状態を示している。
次いで、第２図（ｂ）のように、選択タングステン成
長技術を用いて、開口部4a内にタングステン（第５の
膜）８を選択的に成長する。
長技術を用いて、開口部4a内にタングステン（第５の
膜）８を選択的に成長する。
しかる後、第１図（ｇ）及び（ｈ）の工程を行うこと
により、第２図（ｃ）のようにゲート電極8Aが形成され
る。
により、第２図（ｃ）のようにゲート電極8Aが形成され
る。
この実施例においても、第１実施例と同様の微細寸法
のゲート電極が形成される。
のゲート電極が形成される。
この製造方法では、ゲート電極を構成するタングステ
ンの電気抵抗が多結晶シリコンよりも低いため、高速動
作のMOS型トランジスタに適用する場合に有利となる。
ンの電気抵抗が多結晶シリコンよりも低いため、高速動
作のMOS型トランジスタに適用する場合に有利となる。
以上説明したように本発明は、フォトリソグラフィ技
術で形成した第１の絶縁膜の開口部の側面に第２の絶縁
膜を残して該開口部の幅をフォトリソグラフィ記述の加
工限界以下に低減し、この開口部内に第２の多結晶シリ
コン膜を選択的に形成し、その直下の第１の多結晶シリ
コン膜とでゲート電極を形成しているので、フォトリソ
グラフィ技術の加工限界よりも微細なゲート長のゲート
電極を製造することができる。また、第１の多結晶シリ
コン膜上に第１及び第２の絶縁膜を形成し、かつ第１の
多結晶シリコン膜上に第２の多結晶シリコン膜を形成し
てゲート電極を形成するので、第１及び第２の絶縁膜を
エッチングする場合に、そのエッチング選択比によって
第１の多結晶シリコン膜のエッチングが抑制され、これ
により半導体基板の表面へのダメージが防止でき、微細
なゲート電極の形成を実現する。
術で形成した第１の絶縁膜の開口部の側面に第２の絶縁
膜を残して該開口部の幅をフォトリソグラフィ記述の加
工限界以下に低減し、この開口部内に第２の多結晶シリ
コン膜を選択的に形成し、その直下の第１の多結晶シリ
コン膜とでゲート電極を形成しているので、フォトリソ
グラフィ技術の加工限界よりも微細なゲート長のゲート
電極を製造することができる。また、第１の多結晶シリ
コン膜上に第１及び第２の絶縁膜を形成し、かつ第１の
多結晶シリコン膜上に第２の多結晶シリコン膜を形成し
てゲート電極を形成するので、第１及び第２の絶縁膜を
エッチングする場合に、そのエッチング選択比によって
第１の多結晶シリコン膜のエッチングが抑制され、これ
により半導体基板の表面へのダメージが防止でき、微細
なゲート電極の形成を実現する。
第１図（ａ）乃至（ｉ）は本発明の第１実施例を製造工
程順に示す縦断面図、第２図（ａ）乃至（ｃ）は本発明
の第２実施例の主要工程を示す縦断面図、第３図（ａ）
乃至（ｄ）は従来のゲート電極の製造方法を工程順に示
す縦断面図である。 １……シリコン基板、２……熱酸化膜（第１の膜）、３
……第１の多結晶シリコン膜（第２の膜）、４……気相
成長酸化膜（第３の膜）、５……フォトレジスト、６…
…シリコン窒化膜（第４の膜）、７……第２の多結晶シ
リコン膜（第５の膜）、7A……ゲート電極、11……シリ
コン基板、12……熱酸化膜、13……多結晶シリコン膜、
13A……ゲート電極、14……フォトレジスト。
程順に示す縦断面図、第２図（ａ）乃至（ｃ）は本発明
の第２実施例の主要工程を示す縦断面図、第３図（ａ）
乃至（ｄ）は従来のゲート電極の製造方法を工程順に示
す縦断面図である。 １……シリコン基板、２……熱酸化膜（第１の膜）、３
……第１の多結晶シリコン膜（第２の膜）、４……気相
成長酸化膜（第３の膜）、５……フォトレジスト、６…
…シリコン窒化膜（第４の膜）、７……第２の多結晶シ
リコン膜（第５の膜）、7A……ゲート電極、11……シリ
コン基板、12……熱酸化膜、13……多結晶シリコン膜、
13A……ゲート電極、14……フォトレジスト。
───────────────────────────────────────────────────── フロントページの続き (58)調査した分野(Int.Cl.6，ＤＢ名) H01L 21/28 - 21/288 H01L 21/3205 H01L 21/3213 H01L 21/44 - 21/445 H01L 29/40 - 29/51
Claims (1)
- 【請求項１】半導体基板にゲート絶縁膜を形成する工程
と、この上に第１の多結晶シリコン膜を形成する工程
と、前記第１の多結晶シリコン膜上に多結晶シリコンと
エッチング選択比のある第１の絶縁膜を形成する工程
と、前記第１の絶縁膜のゲート電極形成箇所を異方性エ
ッチングにより選択的にエッチング除去し、前記第１の
多結晶シリコン膜が露出した開口部を形成する工程と、
全面に多結晶シリコンとエッチング選択比のある第２の
絶縁膜を形成する工程と、前記第２の絶縁膜を異方性エ
ッチングして前記開口部の側面にのみ第２の絶縁膜を残
す工程と、前記第１の多結晶シリコン膜が露出し、側面
にのみ前記第２の絶縁膜が残った前記開口部を含む全面
に第２の多結晶シリコン膜を形成する工程と、前記第１
及び第２の絶縁膜が露呈されるまで前記第２の多結晶シ
リコン膜をエッチングする工程と、その後前記第１及び
第２の絶縁膜をエッチング除去する工程と、前記第２の
多結晶シリコン膜をマスクにして前記第１の多結晶シリ
コン膜をエッチング除去する工程とを含むことを特徴と
するMOS型トランジスタの製造方法。
Priority Applications (2)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP1161691A JP2841484B2 (ja) | 1989-06-23 | 1989-06-23 | Ｍｏｓ型トランジスタの製造方法 |
| US07/512,291 US5073512A (en) | 1989-04-21 | 1990-04-20 | Method of manufacturing insulated gate field effect transistor having a high impurity density region beneath the channel region |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP1161691A JP2841484B2 (ja) | 1989-06-23 | 1989-06-23 | Ｍｏｓ型トランジスタの製造方法 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH0327521A JPH0327521A (ja) | 1991-02-05 |
| JP2841484B2 true JP2841484B2 (ja) | 1998-12-24 |
Family
ID=15740030
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP1161691A Expired - Fee Related JP2841484B2 (ja) | 1989-04-21 | 1989-06-23 | Ｍｏｓ型トランジスタの製造方法 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JP2841484B2 (ja) |
Families Citing this family (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH06216084A (ja) * | 1992-12-17 | 1994-08-05 | Samsung Electron Co Ltd | 半導体装置のパターン分離方法および微細パターン形成方法 |
| KR100392403B1 (ko) * | 2000-12-13 | 2003-07-22 | 삼성전자주식회사 | 공기조화기의 실내기 |
| KR100453910B1 (ko) * | 2003-01-30 | 2004-10-20 | 아남반도체 주식회사 | 모스 트랜지스터 제조 방법 |
-
1989
- 1989-06-23 JP JP1161691A patent/JP2841484B2/ja not_active Expired - Fee Related
Also Published As
| Publication number | Publication date |
|---|---|
| JPH0327521A (ja) | 1991-02-05 |
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Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| LAPS | Cancellation because of no payment of annual fees |