JPS6133253B2 - - Google Patents
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Description
【発明の詳細な説明】
本発明は半導体装置のコンタクト形成法に関
し、そのより改善された新規な方法を提供するこ
とを目的とする。DETAILED DESCRIPTION OF THE INVENTION The present invention relates to a method of forming contacts in a semiconductor device, and an object of the present invention is to provide a new and improved method.
半導体装置の電極配線材料として最も多く使わ
れるものにアルミがあるが、アルミは半導体材料
として最も多く使われるシリコンと合金反応が進
みやすい。半導体基板表面近傍に形成された拡散
層上にアルミ電極を形成する際、その拡散層が浅
く形成されていると合金反応によつてアルミが拡
散層を突き抜け半導体基板とアルミ電極間に導電
路が形成され漏洩電流が生じる。これを防ぐため
に拡散層上に例えば多結晶シリコン膜を介してア
ルミと拡散層との直接コンタクトをなくする方法
があるが、この多結晶シリコン膜のパターン出し
において、コンタクト窓とずれると多結晶シリコ
ンをエツチングすると同時に拡散層もエツチング
されるという危険が生じるため、マスク余裕度を
大きくとる必要がある。 Aluminum is the most commonly used electrode wiring material for semiconductor devices, and aluminum tends to undergo an alloy reaction with silicon, which is the most commonly used semiconductor material. When forming an aluminum electrode on a diffusion layer formed near the surface of a semiconductor substrate, if the diffusion layer is formed shallowly, aluminum will penetrate through the diffusion layer due to an alloy reaction, creating a conductive path between the semiconductor substrate and the aluminum electrode. formed and leakage current occurs. To prevent this, there is a method of eliminating direct contact between aluminum and the diffusion layer by placing a polycrystalline silicon film on the diffusion layer, for example, but when patterning this polycrystalline silicon film, if it is misaligned with the contact window, the polycrystalline silicon Since there is a risk that the diffusion layer will also be etched at the same time as the mask is etched, it is necessary to provide a large margin for the mask.
また開孔部周辺の段部において、その段差が大
きい場合または電極配線の膜厚が薄い場合や、幅
が狭い場合、電極配線に断線を生じる等多くの問
題がある。 In addition, if the step around the opening is large, or if the electrode wiring is thin or narrow, there are many problems such as disconnection of the electrode wiring.
本発明は上記従来の種々の問題点を解決するた
めの方法を提供するもので、その基本的構成は多
結晶シリコン膜の不純物導入部のエツチングレー
トの速いことを利用して自己整合的にその部分を
エツチングしてパターン出しを形成することから
成る。以下実施例にそつて図面とともに説明す
る。 The present invention provides a method for solving the above-mentioned conventional problems, and its basic structure is to self-align etching by taking advantage of the high etching rate of the impurity-introduced portion of the polycrystalline silicon film. It consists of etching the part to form a pattern. Examples will be explained below along with the drawings.
第１〜４図は本発明の一実施例にかかるコンタ
クト形成方法を示し、コンタクト開孔部内に多結
晶シリコン膜を形成した場合を示したものであ
る。 1 to 4 show a contact forming method according to an embodiment of the present invention, and show a case where a polycrystalline silicon film is formed within a contact opening.
第１図の工程においては、半導体基板（以下シ
リコン基板と称する）１上に絶縁膜２として例え
ばシリコン基板１を1100℃程度の高温で酸化せし
めて0.1〜１ミクロンの厚さに形成する。この上
から不純物として例えば燐を含む絶縁膜３の
（Phosphsilicate Glass）を450℃程度の温度で0.1
〜0.5ミクロンの層さに堆積せしめる。これには
シランガス（SiH4）を用いる気相成長法
（Chemical Vaper Deposition）によるのが一般
的で、燐の濃度として1019cm-3以上になる如く選
定するのが好ましい。次に感光性樹脂（図示して
いない）を用いてPSG膜３およびシリコン酸化膜
２を弗酸と弗化アンモニウム液の混合液でエツチ
して開孔部４を形成する。 In the process shown in FIG. 1, an insulating film 2 is formed on a semiconductor substrate (hereinafter referred to as a silicon substrate) 1 by oxidizing the silicon substrate 1 at a high temperature of about 1100 DEG C. to a thickness of 0.1 to 1 micron. On top of this, the insulating film 3 (Phosphsilicate Glass) containing phosphorus as an impurity is added at a temperature of about 450°C to 0.1
Deposit in ~0.5 micron layer. This is generally done by chemical vapor deposition using silane gas (SiH 4 ), and the phosphorus concentration is preferably selected to be 10 19 cm -3 or higher. Next, using a photosensitive resin (not shown), the PSG film 3 and silicon oxide film 2 are etched with a mixed solution of hydrofluoric acid and ammonium fluoride to form openings 4.
次の第２図の工程においては、基板表面より全
面に多結晶シリコン膜５を650℃程度の温度で
CVD法により0.3〜１ミクロンの厚さに堆積せし
める。この基板を1000℃〜1100℃の温度で熱処理
せしめると、PSG膜３上の多結晶シリコン膜５ａ
に燐が拡散され、シリコン基板１上の多結晶シリ
コン膜５ｂには拡散されない。またPSG膜３から
基板１へはシリコン酸化膜２があるため拡散され
ない。ここで熱処理は多結晶シリコン膜に完全に
燐が拡散するまで行なう。 In the next process shown in Figure 2, a polycrystalline silicon film 5 is coated over the entire surface of the substrate at a temperature of about 650°C.
It is deposited to a thickness of 0.3 to 1 micron using the CVD method. When this substrate is heat-treated at a temperature of 1000°C to 1100°C, the polycrystalline silicon film 5a on the PSG film 3
Phosphorus is diffused into the polycrystalline silicon film 5b on the silicon substrate 1. Further, since there is a silicon oxide film 2 from the PSG film 3 to the substrate 1, no diffusion occurs. Here, the heat treatment is performed until phosphorus is completely diffused into the polycrystalline silicon film.
多結シリコン膜のエツチング方法として湿式エ
ツチング方法を用いるが、第３図の工程における
本実施例ではドライエツチング方式を用い、例え
ばフレオンガスＸを用いての反応性スパツタエツ
チングにより、多結晶シリコン膜５の表面よりエ
ツチングする。この場合、不純物を拡散したもの
としていない多結晶シリコン膜のエツチングレー
ト比は約２〜５倍で不純物を拡散した多結晶シリ
コン膜５ａの方が速い。この場合、不純物とし
て、ｎ型の方がレート比が大きいので本発明に好
ましい。また膜厚も薄い程顕著である。 A wet etching method is used as a method for etching the polycrystalline silicon film, but in this embodiment in the process shown in FIG. 3, a dry etching method is used. Etching from the surface. In this case, the etching rate ratio of the polycrystalline silicon film 5a with impurities diffused is about 2 to 5 times faster than that of the polycrystalline silicon film 5a with impurities diffused. In this case, n-type impurities are preferred for the present invention because they have a higher rate ratio. Further, the thinner the film thickness, the more noticeable the problem.
以上のことから燐を拡散した多結晶シリコン膜
５ａがエツチングされた時点でエツチングを停止
すると、自己整合的に開孔部内の多結晶シリコン
膜５ｂは少し膜厚が減少するが、シリコン基板１
上に残すことができる。この膜厚はエツチングレ
ート比より制御は容易に行なうことができる。 From the above, if etching is stopped when the polycrystalline silicon film 5a into which phosphorus is diffused has been etched, the thickness of the polycrystalline silicon film 5b inside the opening will decrease slightly in a self-aligned manner, but the silicon substrate 1
Can be left on top. This film thickness can be easily controlled by controlling the etching rate ratio.
次の第４図の工程においてPSG膜３およびシリ
コン酸化膜２をマスクとして多結晶シリコン膜５
ｂよりシリコン基板１に不純物を導入して、拡散
層６を形成する。例えばｐ型基板に対して燐を導
入する場合はPOCl3を不純物源とする熱拡散法
や、燐イオンの注入法を用いる。 In the next step shown in FIG. 4, the polycrystalline silicon film 5 is
Impurities are introduced into the silicon substrate 1 from step b to form a diffusion layer 6. For example, when introducing phosphorus into a p-type substrate, a thermal diffusion method using POCl 3 as an impurity source or a phosphorus ion implantation method is used.
例えばＮチヤンネルMOS型FET（電界効果ト
ランジスタ）のリース・ドレイン、あるいはバイ
ポーラトランジスタのエミツタ等においては表面
濃度が1020cm-3以上になる如く不純物導入の条件
が選ばれるのが普通である。イオン注入法を用い
る場合、加速電圧90KeV、ドーズ量５×1015cm-3
の条件で多結晶シリコン膜５ｂより注入される。
この後、アニーリングを兼ねて熱処理を施こしつ
つ接合深さを所望の値、例えば0.5ミクロンに増
大せしめて拡散層６を形成する。 For example, in the lease/drain of an N-channel MOS type FET (field effect transistor) or the emitter of a bipolar transistor, conditions for introducing impurities are usually selected so that the surface concentration is 10 20 cm -3 or more. When using the ion implantation method, the acceleration voltage is 90KeV and the dose is 5×10 15 cm -3
It is implanted from the polycrystalline silicon film 5b under the following conditions.
Thereafter, the diffusion layer 6 is formed by increasing the junction depth to a desired value, for example 0.5 microns, while performing heat treatment which also serves as annealing.
次にアルミを例えば真空蒸着法で被着せしめ写
真蝕刻法により多結晶シリコン膜５ｂの一部また
はそれ以上に覆う如くアルミパターン７を形成す
る。その後アルミパターン７と多結晶シリコン膜
５ｂとの電気接触を確実にするため400〜500℃程
度の温度でシンター処理を行なつてコンタクト形
成が完了する。 Next, aluminum is deposited by, for example, a vacuum deposition method, and an aluminum pattern 7 is formed by photolithography so as to cover part or more of the polycrystalline silicon film 5b. Thereafter, in order to ensure electrical contact between the aluminum pattern 7 and the polycrystalline silicon film 5b, sintering is performed at a temperature of about 400 to 500 DEG C. to complete contact formation.
従来では、シンター処理においてアルミとシリ
コン基板との間に合金反応が起こり、シリコン基
板に浸蝕孔（ピツト）が生じる。場合によつては
その浸蝕孔は１〜２ミクロンの深さにも達し、こ
の実施例の如く拡散層６が浅いと、それを貫通し
てアルミ７と基板１間に導電路が形成される。こ
の合金反応の進行度合はアルミと接触しているシ
リコンに単位面積当りのアルミの量と関係があ
り、アルミの量が多い程反応が進む。一般にコン
タクト開孔部４よりもアルミの電極配線が大きく
形成されるから、開孔部４の周辺においてはその
中央部よりもシリコン基板の単位面積当りのアル
ミの量が多いことになり、したがつて浸蝕孔は主
として開孔部４の周辺で生じ易い。これに対して
本発明においては、開孔部４内には多結晶シリコ
ン膜５ｂが形成され、それがアルミと反応するた
め、拡散層が浸蝕される度合が大幅に減少する。
多結晶シリコン膜５ｂの厚さは0.1ミクロン以上
あれば拡散層への浸蝕は防ぐことができるので、
電極配線７と基板１間に導電路が形成されること
がなくなる。 Conventionally, during the sintering process, an alloy reaction occurs between the aluminum and the silicon substrate, resulting in corrosion pits in the silicon substrate. In some cases, the corrosion hole reaches a depth of 1 to 2 microns, and when the diffusion layer 6 is shallow as in this embodiment, a conductive path is formed between the aluminum 7 and the substrate 1 through it. . The degree of progress of this alloy reaction is related to the amount of aluminum per unit area of silicon in contact with aluminum, and the reaction progresses as the amount of aluminum increases. Generally, the aluminum electrode wiring is formed larger than the contact opening 4, so the amount of aluminum per unit area of the silicon substrate is larger in the periphery of the opening 4 than in the center. Therefore, erosion holes tend to occur mainly around the apertures 4. In contrast, in the present invention, a polycrystalline silicon film 5b is formed within the opening 4 and reacts with aluminum, so that the degree of erosion of the diffusion layer is significantly reduced.
If the thickness of the polycrystalline silicon film 5b is 0.1 micron or more, corrosion to the diffusion layer can be prevented.
No conductive path is formed between the electrode wiring 7 and the substrate 1.
さらに本発明は第１〜５図の工程から明らかな
ように、多結晶シリコン膜５ｂを開孔部４内に形
成するに際し、特別のフオトマスク（ガラス乾
板）を要しない。すなわち多結晶シリコン膜５ｂ
の形成において、写真蝕刻工程を経ていないこと
は本発明の特徴の一つである。これは本発明が先
の工程で形成された形状の逆パターンとして新た
な被膜を形成する自己整合的な製造方法を用いて
いるからである。 Furthermore, as is clear from the steps shown in FIGS. 1 to 5, the present invention does not require a special photomask (glass dry plate) when forming the polycrystalline silicon film 5b inside the opening 4. That is, the polycrystalline silicon film 5b
One of the features of the present invention is that the photolithography process is not performed in the formation of the photolithography process. This is because the present invention uses a self-aligning manufacturing method in which a new film is formed as a reverse pattern of the shape formed in the previous step.
また、不純物を拡散した多結晶シリコン膜と拡
散していない多結晶シリコン膜のエツチング速度
の比の制御より、拡散した多結晶シリコン膜５ａ
が完全にエツチングした時に拡散していない残さ
れた多結晶シリコン膜５ｂの膜厚を、PSG膜３と
シリコン酸化膜２の膜厚の和と同じになるように
制御するのは容易であるため、本発明では基板表
面をほぼ平担にすることができる。すなわち、一
般に段部においては、そこを渡る電極配線の幅が
細く形成され、また膜厚が薄い場合段部において
断線を生じることが多い。しかるに第４図の如く
本発明では表面全体をほぼ平担にすることによ
り、そのような断線をなくすことができる。 Furthermore, by controlling the etching rate ratio of the polycrystalline silicon film in which impurities are diffused and the polycrystalline silicon film in which impurities are not diffused,
This is because it is easy to control the thickness of the remaining polycrystalline silicon film 5b that has not been diffused when etched completely to be equal to the sum of the thicknesses of the PSG film 3 and the silicon oxide film 2. In the present invention, the substrate surface can be made substantially flat. That is, in general, the width of the electrode wiring that crosses the stepped portion is formed to be narrow, and if the film thickness is thin, disconnection often occurs at the stepped portion. However, in the present invention, as shown in FIG. 4, such disconnections can be eliminated by making the entire surface substantially flat.
なお、上記の実施例において、PSG膜３からの
シリコン基板１への燐拡散防止用としてシリコン
酸化膜２を形成したが、基板１への拡散が無視で
きる程度であれば、酸化膜２は必ずしも必要とし
ない。また酸化膜２はこれに限ることなく他の絶
縁膜として窒化シリコン膜でも良い。多結晶シリ
コン膜５を堆積せしめるの気相成長法（CVD
法）を用いたが、エピタキシヤル法を用いると高
温のため、PSG膜３上の多結晶シリコン膜５ａに
同時に燐を拡散することができる。この方法では
開孔部４内には単結晶シリコンが形成されるが反
応性スパツタエツチ等の方法では単結晶も多結晶
シリコンもエツチング速度はあまり変わらないの
で以後の工程は何らさしつかえない。 In the above embodiment, the silicon oxide film 2 was formed to prevent phosphorus from diffusing from the PSG film 3 into the silicon substrate 1, but if the diffusion into the substrate 1 is negligible, the oxide film 2 is not necessarily do not need. Further, the oxide film 2 is not limited to this, and a silicon nitride film may be used as another insulating film. The polycrystalline silicon film 5 is deposited using a vapor phase growth method (CVD).
However, since the epitaxial method is at high temperature, phosphorus can be simultaneously diffused into the polycrystalline silicon film 5a on the PSG film 3. In this method, single-crystal silicon is formed in the opening 4, but when using a method such as reactive sputter etching, the etching rate of single-crystal silicon and polycrystal silicon is not much different, so there are no problems with the subsequent steps.
また第３図の工程では多結晶シリコン膜５を反
応性スパツタエツチング法によりエツチングせし
めたが、高温酸化法を用いて多結晶シリコン膜５
を例えば1100℃の水蒸気中で酸化すると、この場
合も拡散した多結晶シリコン膜５ａが拡散してい
ない多結晶シリコン膜５ｂより酸化速度が約２〜
３倍速い。したがつて、５ａを酸化膜としてこの
後多結晶シリコン膜５ｂ上の薄い酸化膜をエツチ
ング除去して、電極配線を行なつても良い。 Furthermore, in the process shown in FIG. 3, the polycrystalline silicon film 5 was etched by a reactive sputter etching method, but the polycrystalline silicon film 5 was etched by using a high temperature oxidation method.
For example, when oxidizing in water vapor at 1100°C, the oxidation rate of the diffused polycrystalline silicon film 5a is about 2 to 10% higher than that of the non-diffused polycrystalline silicon film 5b.
3 times faster. Therefore, the thin oxide film on the polycrystalline silicon film 5b may be removed by etching after forming the oxide film 5a to form the electrode wiring.
このように、従来のアルミと浅い拡散層の直接
コンタクト方法ではシンター処理における合金反
応により、アルミの拡散層への突き抜けが生じた
が、本発明においては、アルミと拡散層の間に多
結晶シリコン膜を界在させているため、多結晶シ
リコン膜が供給源となつて合金反応が起り、基板
そのものの浸蝕される度合が大幅に減少する。浅
い接合を有する拡散層を形成する場合、電極配線
との合金反応がより大きな問題であり、本発明は
アルミシンター温度、時間を大きく取れない場合
のコンタクト形成に対して一層効果的である。 As described above, in the conventional direct contact method between aluminum and a shallow diffusion layer, penetration of the aluminum into the diffusion layer occurred due to the alloy reaction during the sintering process, but in the present invention, polycrystalline silicon is used between the aluminum and the diffusion layer. Since the films are interleaved, the polycrystalline silicon film serves as a supply source to cause an alloy reaction, and the degree of corrosion of the substrate itself is greatly reduced. When forming a diffusion layer having a shallow junction, alloy reaction with electrode wiring is a bigger problem, and the present invention is more effective for contact formation when aluminum sintering temperature and time cannot be increased.
しかも本発明は、先に形成された形状の逆パタ
ーンで新たな膜を被着することができる自己整合
的な方法であるので、多結晶シリコン膜のコンタ
クトパターン出し用のマスクを必要としない。し
かも工程上単に熱処理して、ドライエツチングす
るだけであり、極めて簡単かつ制御性の良い方法
である。 Furthermore, since the present invention is a self-aligning method that allows a new film to be deposited in a pattern opposite to the previously formed shape, a mask for forming a contact pattern on the polycrystalline silicon film is not required. Furthermore, the process requires only heat treatment and dry etching, which is an extremely simple and controllable method.
また本発明は拡散層を形成する場合、開孔部内
の多結晶シリコン膜より不純物を導入するという
自己整合的コンタクト方式のため、必ずアルミと
拡散層のコンタクトは形成され、基板側と電極が
導通するという危険は解消する。さらに、本発明
では多結晶シリコン膜のコンタクト部と周囲の絶
縁膜との高さは容易に制御することができ、基板
表面が平担となり、従来問題であつた高段差部で
の電極配線の断線が解消され、アルミ膜厚を薄く
したり、配線幅を狭くすることができる。このこ
とは半導体装置の微細化に好適である。 Furthermore, when forming a diffusion layer, the present invention employs a self-aligned contact method in which impurities are introduced from the polycrystalline silicon film within the opening, so that a contact between the aluminum and the diffusion layer is always formed, and the substrate side and the electrode are electrically connected. The danger of doing so is eliminated. Furthermore, in the present invention, the height between the contact part of the polycrystalline silicon film and the surrounding insulating film can be easily controlled, the substrate surface becomes flat, and electrode wiring at high step parts, which was a problem in the past, can be easily controlled. Disconnections are eliminated, allowing the aluminum film to be thinner and the wiring width to be narrower. This is suitable for miniaturization of semiconductor devices.
以上の様に本発明はコンタクト形成に伴なう
種々の問題点を解決する有用性の高いものであ
る。 As described above, the present invention is highly useful in solving various problems associated with contact formation.
第１〜４図は本発明の一実施例のコンタクト形
成方法を工程順に示した断面図である。
１……シリコン基板、２……シリコン酸化膜、
３……PSG膜、４……コンタクト用開孔窓、５…
…多結晶シリコン膜、５ａ……燐を拡散した多結
晶シリコン膜、５ｂ……拡散していない多結晶シ
リコン膜、６……拡散層、７……アルミ。
1 to 4 are cross-sectional views showing a contact forming method according to an embodiment of the present invention in the order of steps. 1...Silicon substrate, 2...Silicon oxide film,
3...PSG film, 4...opening window for contact, 5...
...Polycrystalline silicon film, 5a...Polycrystalline silicon film with phosphorus diffused, 5b...Polycrystalline silicon film without diffusion, 6...Diffusion layer, 7...Aluminum.
Claims (1)
状の開孔部を形成したのち、多結晶シリコン膜を
堆積せしめ、高温雰囲気中で熱処理することによ
り、上記不純物を含む絶縁膜上の多結晶シリコン
膜のみに不純物を拡散せしめ、上記絶縁膜の開孔
部上の多結晶シリコン膜へは不純物を拡散せず、
上記不純物を拡散した多結晶シリコン膜のみを、
不純物の拡散されていない多結晶シリコン膜を残
存さすように、自己整合的にエツチング除去する
ことにより、上記絶縁膜の開孔部内に不純物の拡
散されていない多結晶シリコン膜を自己整合的に
形成することを特徴とする半導体装置のコンタク
ト形成方法。 After forming an opening in a desired shape in an insulating film containing impurities on a semiconductor substrate, a polycrystalline silicon film is deposited and heat-treated in a high temperature atmosphere to form a polycrystalline silicon film on the insulating film containing impurities. The impurity is diffused only into the film, and the impurity is not diffused into the polycrystalline silicon film above the opening of the insulating film.
Only the polycrystalline silicon film in which the above impurities are diffused,
By etching and removing in a self-aligned manner so as to leave the polycrystalline silicon film in which impurities have not been diffused, a polycrystalline silicon film in which impurities have not been diffused is formed in a self-aligned manner within the opening of the insulating film. A method for forming contacts in a semiconductor device, characterized in that:
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP6359678A JPS54154272A (en) | 1978-05-26 | 1978-05-26 | Contact forming method for semiconductor device |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP6359678A JPS54154272A (en) | 1978-05-26 | 1978-05-26 | Contact forming method for semiconductor device |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS54154272A JPS54154272A (en) | 1979-12-05 |
| JPS6133253B2 true JPS6133253B2 (en) | 1986-08-01 |
Family
ID=13233800
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP6359678A Granted JPS54154272A (en) | 1978-05-26 | 1978-05-26 | Contact forming method for semiconductor device |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS54154272A (en) |
Families Citing this family (9)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
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| JPS5780767A (en) * | 1980-11-07 | 1982-05-20 | Fujitsu Ltd | Semiconductor device and manufacture thereof |
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| JPH0630350B2 (en) * | 1983-01-24 | 1994-04-20 | セイコーエプソン株式会社 | Method for manufacturing semiconductor device |
| JPS6089921A (en) * | 1983-10-24 | 1985-05-20 | Rohm Co Ltd | Manufacture of semiconductor device |
| JPH07105361B2 (en) * | 1985-12-12 | 1995-11-13 | 富士通株式会社 | Method for manufacturing semiconductor device |
| JPS62268130A (en) * | 1986-05-15 | 1987-11-20 | Toshiba Corp | Manufacture of semiconductor device |
| JPS63112357A (en) * | 1986-10-25 | 1988-05-17 | Akitomo Yano | Pinch roll |
-
1978
- 1978-05-26 JP JP6359678A patent/JPS54154272A/en active Granted
Also Published As
| Publication number | Publication date |
|---|---|
| JPS54154272A (en) | 1979-12-05 |
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