JPH0399353A - データ転送システム - Google Patents

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 Ａ、産業上の利用分野 本発明は、データをあるデータ・バスから他のデータ・
バスに転送するために、ディジタル・データ処理システ
ムで使用するためのデータ・バッファ機構に関し、より
詳しくは、記憶アレイを使用して転送されるデータを緩
衝記憶する、そのようなデータ・バッファ機構に関する
。

Ｂ、従来の技術及び課題 転送されるデータを第１のデータ・バスから第２のデー
タ・バスに緩衝記憶する必要性は、しばしば発生する。

この必要性は一般的には、複数のバスが異なった動作特
性、異なったタイミング要件、またはこれらに関連する
異なった初期接続手段プロトコルを有する所に発生する
。たとえば、各データ・バスは、２つのバスの間に直接
の同期のない独立非同期バスであってもよい。他の例は
、バスの１つが時々他の事柄によって使用中であったり
、他のバスに、そのバスがデータ転送に予約済である時
に、データ転送に使用できないことがある場合である。

さらに他の例は、あるデータ・バスの幅が他のデータ・
バスの幅と異なっている、すなわち２つのデータ線の数
が同じではない場合である。他の例は、バスに結合され
た装置が異なるデータ転送速度を有する場合である。

記憶アレイすなわちメモリ・アレイを用いて、２つのデ
ータ・バスの間にバッファを準備することは知られてい
る。データは、あるバスから受け取られ、ある方法で記
憶アレイに記憶され、それから読み出されて、いくらか
違う方法で他のバスに供給される。記憶アレイは、２つ
のデータ・バスとこの２つのデータ・バスに結合された
動作装置に関連する相違を準備するために、フレキシブ
ルな媒体すなわちバッファを提供する。

ここに提案したデータ・バッファ機構の１つの形式は、
いわゆる「ピンポン」バッファ機構である。この場合、
記憶アレイの対が用意され、１つのバスから受け取られ
たデータが１つのアレイに書き込まれ、その間、データ
は他のアレイから読み出され、他のバスに供給される。

２つの記憶アレイの読取り及び書込み機能は、時々前後
に相互交換されるので、データは１つのアレイに、次に
交互に他のアレイに書き込まれ、データは他のアレイか
ら、次に書込みに使用された方法とは逆に交互に他のア
レイから読み取られる。この形式のデータ・バッファ機
構は、各種の適用業務に、より効率的でより速い全体的
なデータ転送動作を提供することができる。

Ｃ０発明の概要及び解決課題 本発明は、改良されたより効率的な方法で、第１データ
・バスから第２データ・バスへデータを転送するための
データ・バッファ機構を提供する。

ある実施例では、デュアル・ポート記憶機構を利用する
ピンポン・バッファ機構が提供され、このデュアル・ポ
ート記憶機構は、単一記憶アレイと、それぞれがそれ自
体の個別データ、アドレス及び制御線をもつ２つの独立
ポートを有する。この２つのポートは、他とは完全に独
立して動作するので、データは記憶アレイの１つのアド
レスに書き込まれ、同時に記憶アレイの異なるアドレス
からのデータを読み取ることができる。

書込み回路は、１つの第１のデータ・バスから受け取っ
て、それを記憶アレイの第１部分に書き込む、すなわち
記憶するために、デュアル・ポート記憶機構の独立ポー
トの１つに結合される。読取り回路は、デュアル・ポー
ト記憶機構の独立ポートの他の１つに結合され、記憶ア
レイの第２部分からデータを読み取り、それを第２デー
タ・バスに送るが、このような第２部分からのデータ読
取りは、記憶アレイの第１部分へのデータ記憶と同時に
発生する。モード制御論理は、いわゆる「ピンポン」効
果を提供するために、時々前後に相互交換しようとする
記憶アレイの第１及び第２部分の、読取り及び書込み機
能を可能にするために、供給される。

２つの記憶アレイ・ポートの独立した性質によって、記
憶アレイのある部分が非同期に満たされ、その間、記憶
アレイの他の部分が非同期に空にされることが可能であ
る。これは、２つの独立非同期データ・バス間の効果的
なデータ転送を提供し、データ・バスの１つまたは他、
または両方での「待ち状態」の発生を最小にする助けを
する。

本発明の他の実施例では、複数のデュアル・ポート記憶
機構が、非常に効率的かつ速い方法で、より広いデータ
・バスからより狭いデータ・バスへ、またはその逆に、
データを転送するために利用される。複数のデュアル・
ポート記憶機構は、調整されたピンポン・モードで動作
される。より広いデータ・バスから、またはそれへ転送
されるデータは、同時に、記憶アレイの対応する第１部
分へ記憶され、またはそれから読み取られる。より狭い
データ・バスへ、またはそれから転送されるデータは、
交互に１度に１記憶アレイずつ、記憶アレイの対応する
第２部分へ書き込まれ、またはそれから読み取られる。

したがって、最高データ転送速度は、２つの異なるデー
タ・バスの各々に準備される。

本発明を、そのさらに他の利点及び機能をより良く理解
するために、下記のように添付図面と照合して引用説明
し、本発明の範囲を添付された特許請求の範囲に示す。

Ｄ、実施例 第１図のデータ処理システムの説明 第１図に、本発明を利用できる代表的なディジタル・デ
ータ処理システムを示す。このシステムでは、本発明が
バス対バス・アダプタ装置１ｏの中で使用され、このア
ダプタ装置１ｏは、あルコンピュータから他のコンピュ
ータへ、またはその逆に、データを転送する目的のため
に、第１デイジタル・コンピュータ１１を第２デイジタ
ル・コンピュータ１２に結合するために使用される。コ
ンピュータＡで示す第１デイジタル・コンピュータ１１
は、処理装置１３、記憶装置１４、及び入出力（Ｉ　１
０）バス１５を含み、後者は「バスＡ」テ示ス。コンピ
ュータＢで示す第２デイジタル・コンピュータ１２は、
処理装置１６、記憶装置１７、及び入出力（Ｉ　１０）
バス１８を含み、後者は「バスＢ」で示す。Ｉ１０装置
１９は、Ｉ１０バスＢに結合されて示されている。

処理装置１３．１６は、性質的には同じでも異なってい
てもよく、各々は、その該当コンピュータとして中央演
算処理装置（ＣＰＵ）を表す。Ｉ１０バス１５．１８の
各々は一般には、１組のデータ・バス線、１組のアドレ
ス・バス線、及び１組の制御バス線を含む。ある場合に
は、バス線の同じ組をデータとアドレスの両方のために
使用してもよく、これは時間多重法で行なわれる。

バス対バス・アダプタ１ｏは、ピンポン・データ・バッ
ファ装置２０．制御権移動回路２１、及びメツセージ・
バッファ２２を含む。ピンポン・データ・バッファ２ｏ
は、本発明に従って作られ、バスＡのデータ線からバス
Ｂのデータ線へ、またはその逆に、データを転送するた
めに使用される。

したがって、開示された実施例のピンポン・データ・バ
ッファは性質的に両方向であるので、データはどの方向
に転送してもよい。制御権移動回路は、バスＡとバスＢ
の制御線に結合され、２つのバスに必要な初期接続手順
を供給するために構築され、各バスはここでは非同期的
性質を有するものと仮定する。メツセージ・バッファ２
２＋１ｔｌ的に２方向で、コマンド、状況及びアドレス
形式のメツセージをあるプロセッサから他のプロセッサ
に、またはこの逆に、転送するために使用される。制御
権移動回路２１はまた、ピンポン・データ・バッファ装
置２０及びメツセージ・バッファ２２０機能を、バスＡ
１Ｂに生ずる初期接続手順動作で調整する。

特定の適用例として、バス対バス・アダプタ１０と第２
コンピユータ１２はＩ１０装置１８をホスト・プロセッ
サに結合するためのＩ１０アダプタ２３を供給するため
に使用される。この場合、プロセッサ１３はホスト・プ
ロセッサになり、記憶装置１４はホスト・プロセッサ用
の主記憶装置になる。代表的なＩ１０アダプタの場合に
は、プロセッサ１６はマイクロプロセッサの形をとり、
この場合、バスＢはマイクロプロセッサＩ１０ノ（スと
なる。また同様な場合に、２つまたはそれ以上のＩ１０
装置をバスＢに結合してもよい。

第２図のデータ・バッファ実施例の説明第２図に、Ｉ１
０バスＡのデータ・バス部分１５ａからＩ１０バスＢの
データ・バス部分１８ａへ、またはこの逆に、データを
転送するためのピンポン・データ・バッファ機構の、第
１実施例を示す。このデータ・バッファ機構は、データ
が２つのデータ・バス間のいずれかの方向に転送される
ことができる、２方向の特徴を有する。この第２図のデ
ータ・バッファ機構は、単一記憶アレイと、２つの独立
ポートを有して各ポートが固有のデータ、アドレス及び
制御線を持つデュアル・ポート記憶機構２５を有する。

第３図に、−船釣なデュアル・ポート記憶機構の詳細を
示す。

第３図で、ここに示すデュアル・ポート記憶機構２５は
、単一記憶アレイ２６と、２つの独立Ｉ１０ポートを有
して各ポートが固有のデータ、アドレス及び制御線を持
つ。第１独立ポートは、第３図では「左」ポートと呼び
、左ポートＩ１０バッファ２７、左ポート・アドレス復
号器２８、及び左ポート読取り／書込み（Ｒ／Ｗ）論理
２９を含む。左ポート用のデータ線３０は、左ポートＩ
１０バッファ２７０片側に接続され、一方、このバッフ
ァ２７の他の側は、記憶セル・アレイ２６内部の内部デ
ータ線の第１セツトにデータ線３１によって接続されて
いる。左ポート用のアドレス線３２は、左ポート・アド
レス復号器２８に接続され、この出力部は記憶アレイ２
６中の内部アドレス線の第１セツトに接続されている。

左ポート用の制御線３３は、左ポート読取り／書込み論
理２９に接続されている。このＲ／Ｗ論理２８は、書込
み制御信°号または読取り制御信号のいずれかを７くツ
ファ２７がデータを転送する方向を決定するために、左
ポートＩ１０バッファ２７に送る。バッファ２７は２方
向性である。書込み制御線が活動状態の時、バッファ２
７は、記憶アレイ２６に記憶するために、データをデー
タ線３０からデータ線３１に転送する。反対に、読取り
制御線が活動状態の時、バッファ２７はデータをデータ
線３１からデータ線３０に転送する。

デュアル・ポート記憶機構２５の第２独立Ｉ１０ポート
は、ここでは「右」ポートと呼ばれる。

この右ポートは、右ポートＩ１０バッファ３４、右ポー
ト・アドレス復号器３５、及び右ポート読取り／書込み
（Ｒ／Ｗ）論理３６を含む。右ポート用のデータ線３７
は、右ポートＩ１０バッファ３４の片側に接続され、一
方、このバッファ３４の他の側は、記憶アレイ２６内の
内部データ線の第２セツトにデータ線３８によって接続
されている。右ポート用のアドレス線３９は、右ポート
・アドレス復号器３５に接続され、この出力部は記憶ア
レイ２６中の内部アドレス線の第２セツトに接続されて
いる。右ポート用の制御線４０は、右ポート読取り／書
込み論理３６に接続されている。

このＲ／Ｗ論理３６は、書込み制御信号または読取り制
御信号のいずれかを、書込みポー）Ｉ１０バッファ３４
に送る。書込みポートＩ１０バッファ８４は２万同性で
ある。書込み制御線が活動状態の時、バッファ３４は、
記憶アレイ２Ｂに記憶するために、データをデータ線３
７からデータ線３８に供給する。反対に、読取り制御線
が活動状態の時、右ポートＩ１０バップア３４はデータ
をデータ線３８からデータ線３７に転送する。

第３図のダッシュ線ボックス２５内に使用された注解と
凡例は、デュアル・ポート記憶機構２５内で利用可能な
機能を参照し、これはデュアル・ポート記憶機構２５が
使用できる特定の適用とは関係はない。この関係から、
Ｃ８はチップ選択を示し、ＷＥは書込み使用可能を示し
、ＯＥは出力使用可能を示し、そしてＭＳＢは最上位ビ
ットを示す。ダッシュ線ボックス２５の外側に示される
凡例を識別する線は、第２図に示される特定の適用に関
係する。

第３図の左ポート装置及び右ポート装置は、互いに独立
して動作する。両ポートは、同時に記憶アレイ２６にア
クセスしてもよい。したがって、左ポートは記憶アレイ
２６にデータを書き込んでいるか、またはそこからデー
タを読み取っており、それと同時に、右ポートは記憶ア
レイ２６にデータを書き込んでいるか、そこからデータ
を読み取っている場合もある。

第２図の実施例では、左ポートは記憶アレイ２６へのデ
ータ書込みに供され、右ポートは記憶アレイ２６からの
データ読取りに供される。書込み専用は、書込みストロ
ーブ信号を、左ポートＲ／Ｗ論理２９のチップ選択（Ｃ
８）と書込み使用可能（ＷＥ）入力部に供給することに
よって達成される。この結果、左ポートＩ１０バッファ
２７への書込み制御信号線のみが割込み可能にされるこ
とになる。読込み専用は、読込みストローブ信号を、右
ポートＲ／Ｗ論理３６のチップ選択（Ｃ８）と出力使用
可能（ＷＥ）入力部に供給することによって達成される
。この結果、右ポートＩ１０バッファ３４への読込み制
御信号線のみが割込み可能にされることになる。したが
って第２図の実施例では、左ポート・データ線３０はデ
ータ入力のみに使用され、一方、右ポート・データ線３
７はデータ出力のみに使用される。

後でわかるように、デュアル・ポート記憶機構２５は外
部回路によって操作されるので、記憶アレイ２６は第１
部分４１と第２部分４２を供給する結果となり、この１
つはデータ書込みに使用され、他の１つはデータ読取り
に使用され、そしてその逆の場合もある。これは、２つ
のアドレス復号器２８．３５の最上位ピッ）（ＭＳＢ）
入力アドレス行の適切な操作によって引き起こされる。

これは２進法１の値が読取りアドレスＭＳＢ線３９ａに
置かれた時にはいつでも、書込みアドレスＭＳＢ線３２
ａに２進法０の値を置くことによって、達成され、また
その逆の場合もある。ＭＳＢアドレス行上の２進法値Ｏ
は、関連するアドレス復号器を、記憶アレイ２６のため
のアドレス範囲の下半分にアドレス指定させる。２進法
１の値がＭＳＢアドレス行上に現れると、関連するアド
レス復号器は、記憶アレイ２６のためのアドレス範囲の
上半分にアドレス指定する。左ポート復号器２８につい
ては、残りのアドレス行３２ｂは、ＭＳＢ線３２ａ上の
２進数値によって選択されるように、記憶アレイ２６の
下半分４１または上半分４２にいずれかに、色々な個別
のアドレス線をアドレス指定するために使用される。同
様な方法で、右アドレス復号器３５のための他のアドレ
ス線３９ｂが、ＭＳＢ線３９ａ上の２進数値によって決
定されるように、下半分４１または上半分４２にいずれ
かで、色々なアドレス行をアドレス指定するために使用
される。

第３図に示す内部構造を有するデュアル・ポート記憶機
構は、現在市場で入手可能である。１つのこの種のデュ
アル・ポート記憶機構は、米カリフォルニア州すンノゼ
の富士通マイクロエレクトロニクス社の集積回路部門に
よって販売されている。他のこの種のデュアル・ポート
記憶機構は、米カリフォルニア州すンタクララのインチ
グレイテッド・デバイス社によって販売されている。こ
うして市場に出ているように、これらの機構は、デュア
ル・ポートＲＡＭまたはデュアル・ポート・ランダム・
アクセス・メモリとして参照されることがある。

第２図のデータ・バッファ機構も、データをデータ・バ
ス１５　ａｌｌ　８　ａの１つから受け取ってそれを記
憶アレイ２６の第１部分（たとえば下部分４１）に記憶
するための、デュアル・ポート記憶機構２５の独立ポー
トの第１ポート（左ポート）に結合された、書込み回路
を含む。この書込み回路は、データ・バス１５ａｓ１８
ａの１つから、デュアル・ポート記憶機構２５の第１ポ
ートのデータ線３０にデータを供給するための、データ
入力回路を含む。このデータ入力回路は、バスＡデータ
・バス１５ａｔたはバスＢデータ・バス１８ａのいずれ
かから、第１ポート・データ線３０へのデータ転送を選
択的に割込み可能にするための、データ入力多重回路を
含む。このデータ入力多重回路は、バスＡデータ線１５
ａを第１ポート・データ線３０に結合するレシーバ回路
４３と、バスＢデータ線１８ａを上記と同じ第１ポート
・データ線３０に結合するレシーバ回路４４を含む。

レシーバ回路４３は、第１方向制御信号ＡＢによるデー
タ転送目的のために割込み可能にされ、一方、レシーバ
回路４４は、第２指示制御信号ＢＡによるデータ転送目
的のために割込み可能にされる。ＡＢ制御信号は、デー
タがバスＡからバスＢに転送されようとする時は活動状
態であり、ＢＡ制御信号は、逆方向に、すなわちデータ
がバスＢからバスＡに転送されようとする時は活動状態
である。これらの方向制御信号は、第１図の制御権移動
回路２１に位置する方向制御ラッチ（図示せず）によっ
て供給される。この方向制御ラッチは、プロセッサ１３
．１６の１つによって初期化され、データ転送方法を確
立する。ＡＢ倍信号ＢＡ倍信号、決して同時に活動状態
にはならない。

したがって、どの瞬間でもデータ・バス１５ａ１１８ａ
のただ１つが、デュアル・ポート記憶機構２５のデータ
入力線３０にデータを供給することができる。レシーバ
回路４３かレシーバ回路４４のいずれかが割込み可能に
されない時には、それらの出力線はトリステート状態、
すなわち高いインピーダンス条件に置かれている。

第２図の書込み回路はさらに、デュアル・ポート記憶機
構２５の第１ポートの複数アドレス線３２ｂへマルチビ
ット・アドレスを供給するための、入力アドレス・カウ
ンタ回路を含む。この入力アドレス・カウンタ回路は、
マルチビット入力アドレス・レジスタ４５とマルチビッ
ト２進加算機構回路４６を含む。通常は、入力アドレス
・レジスタ４５は、ゼロ・カウント条件に初期化される
。

アドレス・レジスタ４５におけるカウント値は、加算機
構４６の第１人力部に供給される。数値Ｎは、加算機構
４６の第２人力部に供給され、アドレス・レジスタ・カ
ウント値に加えられる。数値Ｎは、記憶アレイ２６中の
任意の記憶線にデータを書き込む間に、記憶アレイ２６
に送られた、データのバイト数を表す。加算機構４６の
出力部に現れる新しいまたは次の記憶アドレスは、デー
タが記憶アレイ２６中の現在アドレス指定されている線
に書き込まれた後やがて、入力アドレス・レジスタ４５
に戻されてロードされる。こうして、レジスタ４５中の
入力アドレス値は、データ行が記憶アレイ２６に書き込
まれる度に、増分されるか更新される。

第２図の書込み回路はさらに、デュアル・ポート記憶機
構２５の第１ポートの制御線３３の少なくとも１つにス
トローブ信号を供給して、記憶アレイ２６に書き込もう
とする入力データ線３０にデータを発生させるためのス
トローブ回路を含む。

この書込みストローブ回路は、Ａプロセッサ１３によっ
て開始されたストローブＡ信号、またはＢプロセッサ１
６によって開始されたストローブＢ信号のいずれかを選
択するためのマルチプレクサ回路４７を含む。使用すべ
きどのストローブＢ信号を選択するかは、マルチプレク
サ４７に供給されたＡＢ方向制御信号によって決定され
る。ＡＢ倍信号活動状態の場合には、ストローブＡ信号
が選択され、書込みストローブ制御線３３に供給される
。一方、ＡＢ倍信号活動状態でない場合には、代わりに
ストローブＢ信号が選択され、書込みストローブ制御線
３３に供給される。こうして、書込みストローブ信号が
、記憶アレイ２６に書き込まれるデータを供給している
プロセッサから得られる。

使用中のプロセッサの特定の形式に依存して、ストロー
ブＡ信号がバスＡ中の制御線の１つから、または交互に
第１図の制御権移動回路２１から直接得られる。後者の
場合には、制御権移動回路２１は、バスＡ中の１つまた
は複数の制御線に接続された回路を含み、バスＡ上の適
切な制御信号に応答し、そして第２図のデータ・バッフ
ァに送られるストローブＡ信号を発生する。同様な考察
がストローブＢ信号に適用される。

第２図の書込み回路はさらに、選択された書込みストロ
ーブ信号を入力アドレス・レジスタ４５中のカウント値
を更新するための、入力アドレス・レジスタ４５のカウ
ント更新線４８に供給するための回路を含む。これらの
書込みストローブ信号は、アドレスが変わる前に入力デ
ータ線３０上のデータが記憶アレイ２６に固有に書き込
まれることを保証するに十分な僅かな量によって、入力
アドレス・レジスタ４５の更新を遅らせる、遅延回路４
９を用いて、カウント更新線４８に供給される。カウン
ト更新線４８上のストローブ信号の出現によって、入力
アドレス・レジスタ４５にロードされるべき加算機構４
６の出力部に、次のアドレスが現れることになる。

第２図のデータ・バッファ機構はさらに、データを記憶
アレイ２６の第２部分（たとえば上部分４２）に送り、
それをデータ・バス１５ａ１１８ａの他に供給するため
の、デュアル・ポート記憶機構２５の独立ポート第２に
結合された、読取り回路を含む。この場合の他のデータ
・バスは、データをアレイ２６の入力データ線３０に供
給するために使用されていないものである。アレイ２６
の第２部分からのこのようなデータ読取りは、アレイ２
６の第１部分へのデータ記憶と同時に起こる。

この読取り回路は、データを、デュアル・ポート記憶機
構２５の第２ポートのデータ線３７から、それをデータ
・バス１５ａ１１８ａの他に供給するための、データ出
力回路を含む。この読取り回路は、データをデータ出力
線３７から、バスＡデータ・バス１５ａまたはバス日デ
ータ・バス１８ａのいずれかに選択的に伝送するための
、データ出力多重回路を含む。この多重回路は、ドライ
バ回路５０とドライバ回路５１を含み、これらはそれぞ
れ、データ出力線３７をデータ・バス１５ａ及び１８ａ
の該当するものに結合する。ドライバ回路５０は、方向
制御信号ＢＡによって活動化され、活動化されると、記
憶アレイ出力データをデータ・バス１５ａに供給する曇
きをする。一方、ドライバ回路５１は、方向制御信号Ａ
Ｂによって活動化され、活動化されると、記憶アレイ出
力データをバス日データ・バス１８ａに供給する働きを
する。

これらの方向制御信号ＡＢとＢＡの１つだけが、任意に
与えられた瞬間に活動状態となる。ＡＢ倍信号、データ
がバスＡからバスＢへ転送されている時に活動状態とな
り、逆に、ＢＡ倍信号、データがバスＢからバスＡへ転
送されている時に活動状態となる。

データがバスＡからバスＢへ転送されている時、レシー
バ回路４３とドライバ回路５１は活動化される。したが
って、バスＡ上のデータはレシーバ４３を介して記憶ア
レイ２８に記憶され、ドライバ５１によって第２バス、
バスＢに供給される。

逆に、データがバスＢからバスＡへ転送されている時、
レシーバ回路４４とドライバ回路５０は活動化される。

この場合、バスＢからのデータは記憶アレイ２６に記憶
され、データはレシーバ回路４４を介して記憶アレイ２
８の外に読み出され、ドライバ回路５０によって他のバ
スに、この場合はバスＡに供給される。こうして、第２
図のデータ・バッファ機構は２方向的である。

第２図の読取り回路はまた、マルチビット・アドレスを
デュアル・ポート記憶機構２５の第２ポートの多重アド
レス線３９ｂへ供給するための、出力アドレス・カウン
タ回路を含む。この出力アドレス・カウンタ回路は、マ
ルチビット出力アドレス・レジスタ５２とマルチビット
２進加算機構回路５３を含む。まず、出力アドレス・レ
ジスタ５２は、たとえば、ゼロの出発アドレス値を含む
ためにリセットされる。この初期出発アドレスは、入力
アドレス・レジスタ４５用の初期出発アドレスと同じも
のでなければならない。このアドレス値は、加算機構５
３の第１人力部に供給される。

数値Ｎは、加算機構５３の第２人力部に供給される。こ
の値Ｎは、記憶アレイ２６の任意の単一アクセス中にこ
の記憶アレイ２６から読み出されたデータのバイト数を
表す。加算機構５３の出力は、出力アドレス・レジスタ
５２に戻されて供給され、次のアドレス値をこのような
レジスタ５２に供給する。この次のアドレス値は、現ア
ドレス用のデータが記憶アレイ２６から読み出されると
すぐに、レジスタ５２にロードされる。こうして、レジ
スタ５２中のアドレスは、次のデータ行が記憶アレイ２
６から読み出されるので、連続的に更新される。

第２図の読取り回路はさらに、ストローブ信号を、デュ
アル・ポート記憶機構２５の第２ポートの制御線４０の
少なくとも１つに供給して、記憶アレイ２６から読み出
すようにするめための、ストローブ回路を含む。このス
トローブ回路は、ストローブＡ信号とストローブＢ信号
との間で選択し、選択された信号を第２ポートの制御線
４０に供給するための、マルチプレクサ回路５４を含む
。

マルチプレクサ回路５４は、方向制御信号ＡＢによって
制御される。ストローブＡ線とストローブＢ線は、書込
みストローブ用のマルチプレクサ４７と比較すると、マ
ルチプレクサ５４の反対出力部に接続される。したがっ
て、データがバスＡからバスＢへ転送されている場合に
は、ストローブＢ信号が選択され、制御線４０に供給さ
れ、読取りストローブ信号を提供する。逆に、データが
バスＢからバスＡへ転送されている場合には、方向制御
信号ＡＢは不活動状態であり、選択され、ストローブＡ
線がマルチプレクサ５４によって選択され、読取りスト
ローブ信号を提供する。こうして、記憶アレイ２６に供
給された読取りストローブ信号は、記憶アレイ２６から
読み出されるデータを受け取るべきプロセッサによって
提供される。

第２図の読取り回路はまた、選択された読取りストロー
ブ信号を出力アドレス・レジスタ５２のカウント更新線
５５に供給し、このレジスタ５２のカウント値を更新す
るための回路を含む。特に、カウント更新線５５上のス
トローブ信号の出現は、加算機構５３に出力部に現れる
次のアドレス値が出力アドレス・レジスタ５２のロード
される原因となる。読取りストローブ信号は、アドレス
・レジスタ５２の更新における僅かな遅延をもたらす遅
延回路５６を用いて、カウント更新線６５に供給され、
現在アドレス用のデータが正しく記憶アレイ２６から読
み出されたことを確証する。

第２図のバッファ機構はさらに、記憶アレイ２６の第１
部分と第２部分４１．４２の機能を相互交換するための
、書込み回路と読取り回路に結合された、モード制御論
理５８を含むので、第１データ・バスからのデータは、
アレイ２６の対向部分に記憶され、一方、データが他の
対向部分から読み取られており、データ・バス１５ａ１
１８ａの第２部分に供給される。このモード制御論理は
、対向する複数出力線６１．６２の対を有する２状態ラ
ッチ回路６０を含み、その１つ（線６１）は、デュアル
・ポート記憶機構２５の読込みポート用の最上位ビット
・アドレス線３９ａに接続され、他（線６２）は、デュ
アル・ポート記憶機構２５の書込みポート用の最上位ビ
ット・アドレス線３２ａに接続される。第４図の表は、
このモード・ラッチ６０についての動作状態を示す。そ
こに示すように、出力線６Ｌ６２は、常に互いに反対極
性にある。出力線６１（Ｑ出力）が２進ルベルにあると
、他の出力線６２（回出力）は２進Ｏレベルにある。逆
に、出力線６１（Ｑ出力）が０レベルにある場合には、
他の出力線６２は２進ルベルにある。

モード・ラッチ出力線６１は、本実施例で読取りを行な
うために使用されるポートのための、ＭＳＢアドレス線
３９ａに接続されている。一方、他のモード・ラッチ出
力線６２は、本実施例で書込みを行なうために使用され
る記憶ポートのための、ＭＳＢアドレス線３２ａに接続
されている。

最上位ビット（ＭＳＢ）アドレス線は、記憶アレイ２６
の上半分と下半分４２．４１のどちらがアドレス指定さ
れているかを判定するので、またモード・ラッチ出力線
６１．６２が常に反対極性にあるので、これは、書込み
機能は、読込み機能のために使用されているのとは異な
った、上部分と下部分４２．４１の１つについて常に発
生することになる、ということを意味する。この方法で
のモード・ラッチ６０の使用は、任意の時間に記憶アレ
イ２６の同じ部分に読取りと書込みの両方を行なうこと
を不可能にする。これは、デュアル・ポート記憶機構２
５における競合の問題を、任意の時に記憶アレイ２６の
同じ記憶線への読取りと書込みアクセスの両方を防止す
ることによって、除去する。これは、デュアル・ポート
記憶機ＷＩ２５におけるアクセス調停回路の必要性を除
去する。市販のデュアル・ポート記憶機構が使用されて
おり、そのような機構がアクセス調停回路を含む場合に
は、このような回路は本実施例では使用されない。

記憶アレイ２６の下部分と上部分４１．４２の読取り機
能と書込み機能は、時々前後に交換されるので、データ
・バスの１つからのデータは下部分４１に、それから交
互に上部分に書き込まれ、一方、読み出されて他のデー
タ・バスに供給されたデータは、上部分４２に、それか
ら交互に下部分から読み取られ、これは記憶アレイ２６
にデータを書き込むために使用されたものとは反対であ
る。さらに詳しくは、モード制御論理５８は、書込み回
路と読取り回路に結合されたフル／空論理回路を含み、
上及び下記憶アレイ部分の１つがフル・データになり、
上及び下記憶アレイ部分の他の１つが空データになった
時に、２状態モード・ラッチ６０を切り替える。

このフル／空論理回路は、ピン・フル・ラッチ６３とボ
ン・フル・ラッチ６４を含む。ピン・フル・ラッチの６
３セツト（Ｓ）入力部は、ＡＮＤ回路６５の出力部に接
続され、ＡＮＤ回路６５の入力部は、モード・ラッチ出
力線６１とＡＮＤ回路６６の出力部に接続される。ＡＮ
Ｄ回路６６の複数の入力部は、入力アドレス・レジスタ
（ＩＡＲ）４５に含まれた多重ビット・アドレス値を受
け取る。ＡＮＤ回路６６の出力部は、ＩＡＲ４５のアド
レス・カウントがその最大値に達すると、活動状態（２
進ルベル）になる。これが起こると、アドレス・レジス
タ４５のすべての出力線は２進ルベルにあり、これはＡ
ＮＤ回路６６を活動化し、その出力部に２進ルベルを生
成する。

したがって、ＡＮＤ回路６６の出力部における２進ルベ
ルは、ＩＡＲ４５はその最大（ＭＡＸ）カウント値にあ
ることを示す。

この入ってくる最大アドレス値のためのデータがアレイ
２６に記憶された後、入力アドレス・レジスタ４５は、
自動的にその初期開始値に巻上げまたは巻戻しされる。

これは、レジスタ４５を、ピン動作モード及びボン動作
モードの次の開始のための、開始アドレス準備のために
リセットされる。

モード・ラッチ６０がピン・モード（「ピン」バッファ
部分４１が書き込まれている）にある時を想定すると、
このＩＡＲ最大値の発生は、ピン・バッファ部分４１が
フルであることを示す。これらの２つの条件（ピン・モ
ード及びＩＡＲ＝ＭＡＸ）の発生は、ＡＮＤ回路がピン
・フル・ラッチ６３をセット条件に切り替える役目をす
る２進ルベル出力信号を生成する原因となる。この条件
は、ピン・バッファ部分４１がデータでフルであること
を示す。この条件では、ラッチ６３のＱ出力部は２進ル
ベルにあり、夏出力部は２進０レベルにある。

ピン・フル・ラッチ６３は、ピン・バッファ部分４１の
データが空になると、リセットされる。

この目的のために、ラッチ６３のリセット（Ｒ）入力部
は、ＡＮＤ回路６７の出力部に接続され、これは、その
２つの入力部で、モード・ラッチ出力線６２とＡＮＤ回
路６８からの出力線を受け取る。ＡＮＤ回路６８の複数
の入力線は、出力アドレス・レジスタ（ＯＡＲ）５２に
含まれたマルチビット・アドレス値を受け取る。ＡＮＤ
回路８８の出力線は、０ＡＲ５２内のアドレス・カウン
トがその最大（ＭＡＸ）カウント値に達すると、２進ル
ベルへ行く。この最大アドレス値は、２進ルベルにある
０ＡＲ５２内のすべてのビットによって示される。この
最大カウント値の発生は、読み取られている記憶アレイ
部分内のすべてのアドレス線がアクセスされていること
を示し、この記憶アレイ部分が空データであること、さ
らに詳しくは、その部分の中のデータがすべて読み取ら
れたこと、を意味するものである。

データ・バッファがボン・モード（ピン・バッファ部分
４１が読み取られている）にある時を想定すると、モー
ド・ラッチ出力線６２は２進ルベルにある。０ＡＲ５２
アドレス・カウントが、ピン・バッフ１部分４１の読取
りが完了したことを示す、その最大値に達すると、ＡＮ
Ｄ８８の出力は２進ルベルに行き、ＡＮＤ６７の出力も
同様に２進ルベルに行く。後者の事象はピン・フル・ラ
ッチ６３をリセットする。ラッチ６３におけるこのリセ
ット状態の発生は、ピン・バッファ部分４１が空データ
であることを示すものである。

この時点で、ラッチ６３のＱ出力はルベルに行き、百出
力はＯレベルに行く。

ボン・フル・ラッチ６４は、記憶アレイ２６のボン・バ
ッファ部分４２に同じ形式の機能を提供する。ボン・フ
ル・ラッチ６４は、ボン・バッファ部分４２がフル・デ
ータになると、セラ）　（Ｓ）状態（Ｑ出力の高さ）に
切り替えられる。これはＡＮＤ回路６９によって達成さ
れ、その入力部は、モード・ラッチ出力線６２とＡＮＤ
回路６６の出力線に接続される。ボン・フル・ラッチ６
４は、ボン・バッファ部分４２が空データになると、リ
セット（Ｒ）状態（百出力の高さ）に切り替えられる。

これはＡＮＤ回路７０によって達成され、その入力部は
、モード・ラッチ出力線６１とＡＮＤ回路６８の出力線
に接続される。

第２図のフル／空論理回路はさらに、次の３つの条件の
発生によってモード・ラッチ６０をセット（Ｓ）状態（
ピン・モード）に切り替えるＡＮＤ回路７１を含む。す
なわち（１）バッファがボン・モードにある、（２）ピ
ン・バッファ部分４１が空である、そして（３）ボン・
バッファ部分４２がフルである。この３条件の同時発生
は、ＡＮＤ７１の出力が２進ルベルに行き、これがモー
ド・ラッチ６０をセットすなわちピン・モードに切り替
える原因となる。

一方、ＡＮＤ回路７２は、モード・ラッチ６０をボン・
モード状態にリセットする。詳しくは、モード・ラッチ
６０は、次の３つの条件の発生によってリセット（Ｒ）
される。すなわち（１）バッファがピン・モードにある
、（２）ピン・バッファ部分４１がデータ・フルである
、そして（３）ボン・バッファ部分４２がデータ空であ
る。この３条件の同時発生によって、ＡＮＤ回路７２の
出力が２進ルベルに行き、モード・ラッチ６０をリセッ
トしで、それをボン・モードにする。

第２図のデータ・バッファ機構はまた、Ａ及びＢプロセ
ッサ１３．１８（第１図）用のデータ要求信号を生成す
るための、要求論理回路７３を含む。この要求論理７３
は、モード・ラッチ６０、ピン・フル・ラッチ６３、及
びボン、・フル費ラッチ６４から入力信号を受け取る。

それぞれの場合に、両ラッチ出力は要求論理７３に送ら
れる。要求論理７３についての代表的な実施例の詳細を
第５図に示す。

第５図に、第２図の要求論理７３について内部構造の代
表形状をより詳しく示す。第５図の要求論理の実施例は
、示された方法で相互接続されたＡＮＤ回路７５〜７８
、ＯＲ回路７９〜８０、ＡＮＤ回路８１〜８４、及びＯ
Ｒ回路８５〜８５を含む。ＡＮＤ回路７５〜７８の入力
部は、第２図のモード・ラッチ６０、ピン・フル・ラッ
チ６３、及びボン・フル・ラッチ６４の出力部に接続さ
れる。ＯＲ回路８５．８Ｂの出力部は、それぞれプロセ
ッサＡ及びプロセッサＢのためのデータ転送要求を提供
する。

データがバスＡからバスＢへ転送されている時、ＡＮＤ
回路８１へのＡＢ方向制御信号線の活動化は、回路７５
．７６．７９．８１によって生成しようとするプロセッ
サＡ要求信号を割込み可能にする。この場合、プロセッ
サＡへの要求は次の２つの条件のうちの１つが発生する
と、生成される。

すなわち（１）バッファ機構がピン・モードにあり、ピ
ン・バッファ部分４１はフルではない、（２）バッファ
機構がボン・モードにあり、ボン・バッファ部分４２は
フルではない。

データがバスＢからバスＡへ転送されている時、方向制
御信号ＢＡは活動状態で、ＡＮＤ回路８２の１つの入力
部を割込み可能にする。これによって、Ａ信号線（ＯＲ
８５の出力部）への要求はＡＮＤ回路７７．７８及びＯ
Ｒ回路８０によって制御されるようになる。詳しくは、
Ａ信号線への要求は、次の２つの条件のうちの１つが発
生すると、活動化されることになる。すなわち（１）バ
ッファ機構がピン・モードにあり、ボン・バッファ部分
４２はフルである（さらに正確には空でない）、（２）
バッファ機構がボン・モードにあり、ピン・バッファ部
分４１はフルである（さらに正確には空でない）。

Ｂデータ転送要求信号については、データがバスＢから
バスＡへ転送されている場合には、ＡＮＤ回路８３の１
つの入力部は、そのような入力部に送られるＢＡ方向制
御信号によって活動化される。これによって、Ｂ出力線
への要求はＡＮＤ回路７５．７Ｂ及びＯＲ回路７９によ
って制御できるようになる。ＢＡ活動状態によって、Ｂ
信号線への要求は、次の２つの条件のうちの１つが発生
すると、活動化されることになる（２進ルベル）。すな
わち（１）バッファがピン・モードにあり、ピン・バッ
ファ部分４１はフルではない、（２）バッファ機構がボ
ン・モードにあり、ピン・バッファ部分４２はフルでは
ない。

一方、データがバスＡからバスＢへ転送されている場合
には、ＡＢ倍信号活動状態であり、ＡＮＤ回路８４への
１つの入力部を活動化する。これによって、Ｂ出力線へ
の要求はＡＮＤ回路７７．７８及びＯＲ回路８０によっ
て制御できるようになる。この場合、Ｂ線への要求は、
次の２つの条件のうちの１つが発生すると活動化される
ことになる。すなわち（１）ピン・モード及びボン・バ
ッファ部分４２はフルである（空でない）か、または（
２）ボン・モード及びピン・バッファ部分４１はフルで
ある（空でない）。

書き込まれているバッファ部分がさらにデータを有しく
フルではない）、読み取られているバッファ部分が空で
はない時、転送要求信号が生成される。これらのデータ
転送要求信号は、制御権移動回路２１（第１図）に送ら
れ、これはバスＡ１Ｂのそれぞれの適切な制御線上に対
応する要求信号を生成する。

第２図のデータ・バッファ機構の一般的な動作をこれか
ら考察する。データ転送動作の開始時に、モード・ラッ
チ６０はピン・モードにセットされ、ピン・フル・ラッ
チ６３及びボン・フル・ラッチ６４はそれらのリセット
状態にリセットされ、そして入力アドレス・レジスタ４
５及び出力アドレス・レジスタ５２はそれらの初期開始
アドレス値にリセットされる。これらの両アドレス・レ
ジスタ４５．５２は、同じ初期開始アドレス値にリセッ
トされなければならない。また、制御権移動回路２１に
おける方向制御ラッチは、データ転送の所望方向に従っ
てセットされ、方向制御信号ＡＢ１ＢＡの適切な１つを
活動化する。さらに−船釣な場合では、色々なラッチ及
びアドレス・レジスタの初期設定は、プロセッサＡまた
はプロセッサＢのいずれかによって行なわれる。いくつ
かの適用業務では、この初期設定責任はプロセッサの特
定の１つに割り当てられる。

データがバスＡからバスＢへ転送されると想定して、モ
ード・ラッチ６０はピン・モードで開始し、プロセッサ
Ａはデータ・バス１５ａを介してデータを送ることを開
始して、それを記憶アレイ２６のピン・バッファ部分４
１にストローブする。

ピン・バッファ部分４１がフル・データになると、モー
ド・ラッチ６０はボン・モードに切り替えられ、プロセ
ッサＡはデータをボン・バッファ部分４２にストローブ
し始める。この実行中、プロセッサＢはデータをピン・
バッファ部分４１にストローブし始め、それをプロセッ
サＢデータ・バス１８ａ上に送り出す。データがすべて
ピン・バッファ部分４１から読み出され、そしてボン・
バッファ部分４２がデータで満たされると、モード・ラ
ッチ６０はピン・モードに戻るように切り替えられる。

次に、プロセッサＡはデータをピン・バッファ部分４１
に書き込み始め、プロセッサＢはデータをボン・バッフ
ァ部分４２から読み取り始め、この過程は、ピン・バッ
ファ部分４１が再びフルになり、ボン・バッファ部分４
２が再び空になるまで続く。この時点で、モード・ラッ
チ６０はボン・モードに戻るように切り替えられ、ボン
・モード動作が繰り返される。このピン・モードとボン
・モードの間の前後切替えは、問題にしている特定デー
タ転送動作のためのデータがすべてバスＡからバスＢへ
転送されるまで続く。

逆方向の、すなわちバスＢからバスＡへのデータ転送動
作の場合には、バスＢによって供給されるデータは、ピ
ン・バッファ部分４１がフルになるまで、それに書き込
まれる。次に、バッファ機構はボン・モードに切り替え
られ、バスＢ上に受け取られたデータはボン・バッファ
部分４２に書き込まれ、同時にデータはピン・バッファ
部分４１から読み取られ、バスＡに送られる。このピン
・モードとボン・モードの間の前後切替えは、上記のよ
うに、転送しようとするデータがすべてバスＢからバス
Ａへ転送されるまで続く。

第６図のデータ・バッファ実施例の説明第６図に、本発
明によるデータ・バッファ機構の第２の実施例を示す。

この実施例は、バスＡデータ・バスとバスＢデータ・バ
スが同幅でない、すなわち同じデータ線数を持たない場
合に有用である。例示のために、バスＡデータ・バス１
５　ａ　４１１６本のデータ線を有し、一方バスＢデー
タ・バス１８ａは３２本のデータ線を有する、と想定す
る。したがって、バスＡデータ・バス１５　ａ　ハ１６
ビツト（２バイト）のデータを同時に転送でき、一方バ
スＢデータ・バス１８ａは３２ビツト（４バイト）のデ
ータを同時に転送できる。この場合、データ・バス１８
ａはより広いデータ・バスを有シ、データ・バス１５ａ
はより狭いデータ・バスを有する。

説明を簡単にするために、第６図でも第２図におけると
同じ要素は、第２図と同じ参照番号で識別される。

第６図の実施例のデータ・バッファ機構は、複数のデュ
アル・ポート記憶機構を含み、各デュアル・ポート記憶
機構は、単一の記憶アレイ、及び、個別データ、アドレ
ス及び制御線を有する２つの独立ポートを有する。第６
図の実施例では、２つのデュアル・ポート記憶機構８８
．８９がある。

これらのデュアル・ポート記憶機構８８．８９の各々は
、第３図に示すように、同じ内部構造を有する。このよ
うに、第１デユアル・ポート記憶機構８８は、下部アド
レス範囲部分９１（ピン・バッファ）と上部アドレス範
囲部分９２（ボン・バッファ）を含む単一内部記憶アレ
イ９０を含む。第２デユアル・ポート記憶機構８９は、
下部アドレス範囲部分９４（ピン・バッファ）と上部ア
ドレス範囲部分９５（ボン・バッファ）を含む単一内部
記憶アレイ９３を含む。この例では、各記憶アレイ９０
．９３は、１６ビツトの入出力データを持つと想定する
。言い換えれば、各記憶アレイ９０．９３の各アドレス
可能記憶線は１６ビツトのデータを記憶することができ
る。したがって、任意の所与のアクセス中に、１６ビツ
トのデータを記憶アレイ９０．９３の各々に書き込み、
またはそこから読み取ることができる。

データが１６ビツト・データ・バス１５ａ上に受け取ら
れている時、データは記憶アレイ９０．９３に交互に記
憶される。バス１５ａ上に現れる最初の２バイト（１６
ビツト）は第１７レイ９０に記憶され、第２の２バイト
（１６ビツト）は第２アレイ９３に記憶され、第３の２
バイト（１６ビツト）は第１７レイ９０に記憶され、第
４の２バイト（１６ビツト）は第２７レイ９３に記憶さ
れ、以下同様である。言い換えれば、バス１５ａ上に入
ってくる１６ビツト・データは、２つの記憶アレイ９０
．９３の異なった１つに交互に記憶される。

データが３２ビツト・データ・バス１８ａ上に受け取ら
れている時、データは記憶アレイ９０１８３に同時に記
憶される。さらに詳しくは、任意の所与の時にバス１８
ａ上に現れるデータの高位の１６ビツトは、記憶アレイ
９ｏに記憶され、同時に下位の１６ビツトは記憶アレイ
９３に記憶される。

この動作を達成するために、データ・バッファ機構は、
３２ビツト・バス１８ａからの同時転送または１６ビツ
ト・バス１５ａからの１アレイ−時転送のいずれかを選
択的に割込み可能にするための、データ入力多重化回路
を含む。この入力多重化回路は、上記のレシーバ・回路
４３．４４と、さらにマルチプレクサ回路９６．９７を
含む。１６ビツト・バス１５ａ上に受け取られたデータ
を記憶する時、レシーバ回路４３は割込み可能にされ、
マルチプレクサ９６．９７はその左側の入力位置にセッ
トされるので、１６ビツト・　データ・バス９８は、記
憶アレイ９０と第１記憶アレイ９３双方の１６ビツト・
データ入力部に同時に送られる。バス９８上のデータは
、書込みストローブ信号信号（ＷＳＩ）によって記憶ア
レイ９０にストローブされ、書込みストローブ信号信号
（ＷＳ２）によって第２記憶アレイ９３にストローブさ
れ、両ストローブ信号はストローブ論理９９によって供
給される。これらのストローブ信号ＷＳ１、ＷＳ２は時
間的に隔置されているので、バス１５ａに現れる第１、
第３、第５などの１６ビツト・セグメントは第１記憶ア
レイ９０にストローブされ、バス１６ａに現れる第２、
第４、第６などの１６ビツト・セグメントは第２記憶ア
レイ９３にストローブされる。これは、入ってくるデー
タ・セグメントを整理するので、データ・セグメントは
第１７レイ９０と第２７レイ９３に交互に記憶される。

３２ビツト・バス１８ａ上に受け取られたデータを記憶
する時、レシーバ回路４４は割込み可能にされ、マルチ
プレクサ回路９６．９７はその右側の入力位置にセット
される。バス１８ａの３２本のデータ線は、バス１８ａ
に現れる３２ビツト・データ・セグメントの、より高位
の１６ビツトの組を搬送する１６本のデータ線の糾１０
１と、より低位の１６ビツトを搬送する１６本のデータ
線の組１０２を含む。バス１０１上のより高位の１６ビ
ツトは、マルチプレクサ９６によって、第１記憶アレイ
９０のデータ入力線に供給され、一方間時に、バス１０
２上のより低位の１６ビツトは、マルチプレクサ９７に
よって、第２記憶アレイ９３のデータ入力線に供給され
る。したがって、バス１８ａ上の３２ビット全部は、ア
レイ９０．９３によって供給される記憶アレイ・セット
に、同時に記憶され、書き込まれる。

データを記憶アレイ９０．９３から読み出し、１６ビツ
ト・バス１５ａに供給する時、これは交互に１度に１つ
のアレイで行なわれる。記憶アレイ９０と９３との間の
選択は、マルチプレクサ回路１０３によって達成される
。この場合、ドライバ回路５０は割込み可能にされて、
データを１６ビツト・バス１５ａに渡す。最初の１６ビ
ツト・セグメントは記憶アレイ９０から得られ、１６ビ
ツト・バス１０４とマルチプレクサ回路１０３によって
１６ビツト・バス１５ａに供給される。第２の１６ビツ
ト・セグメントは記憶アレイ９３から得られ、１６ビツ
ト・バス１０５とマルチプレクサ回路１０３によって１
８ビツト・バス１５ａに供給される。第３の１６ビツト
・セグメントは記憶アレイ９０から得られ、第４の１６
ビツト・セグメントは記憶アレイ９３から得られ、以下
同様で、次々に１６ビツト・セグメントが交互に記憶ア
レイ９０と記憶アレイ９３とから得られる。

データを記憶アレイ９０．９３から読み出し、３２ビツ
ト・バス１８ａに供給する時、このような読取りと供給
は同時に行なわれる。この場合、両アレイ９０．９３は
同時にアクセスされ、より高位の１６ビツトをバス１０
４上に、より低位の１６ビツトとをバス１０５上に同時
に供給する。

両バス１０４．１０５のデータ・ビットは、この時に割
込み可能にされるドライバ回路５１によって、３２ビツ
ト・データ・バス１８ａに同時に送られる。

データのアレイ９０．９３への記憶（書込み）及びデー
タのアレイ９０．９３からの読取りは、第２図の実施例
ですでに説明したピン・ボン法で行なわれる。第６図の
実施例では、２つの記憶アレイ９０．９３が、ピン・ボ
ン動作と同時に動作される。モード論理５８の出力線６
１上のピン・モード制御信号は、アレイ９０．９３の各
々の最上位ビット（ＭＳＢ）読込みアドレス線に供給さ
れる。一方、モード論理５８の出力線６２上のボン・モ
ード制御信号は、アレイ９０．９３の各々のＭＳＢ書込
みアドレス線に供給される。第６図のモード論理５８は
、第２図のモード論理５８と同じ構造を持つ。

記憶アレイ９０．９３は、ピン・モードとボン・モード
との間で同時に前後に切り替えられる。ピン・モードで
は、入ってくるデータは２つのアレイの下アドレス部９
Ｌ９４に書き込まれ、そして両アレイの上アドレス部９
２．９５から同時に読み取られ、または読み取ることが
できる。逆に、第６図のデータ・バッファがボン・モー
ドにアルと、入ってくるデータは上アドレス部９２．９
５に書き込まれ、両アレイ９０．９３の下アドレス部９
Ｌ９４から同時に読み取られ、または読み取ることがで
きる。

入力アドレス・レジスタ４５と出力アドレス・レジスタ
５２の増分と更新は、第２図に説明したものに比べて、
わずかに改造されている。詳しくは、加算機構４Ｂ、５
３の各々は、データ転送方向によって、２のカウントま
たは４のカウントのいずれかによってアドレス値を更新
することができる。データがバスＡからバスＢへ送られ
ている場合には、ＩＡＲ４５中のアドレスは、１６ビ。

ト（２バイト）のデータ記憶アレイ９０．９３の１つの
記憶される度に、２のカウントだけ増加される。同時に
、０ＡＲ５２中のアドレスは、３２ビツト（４バイト）
のデータが記憶アレイ９０．９３から読み取られ、３２
ビツト・バス１８ａに送られる度に、４のカウントだけ
増加される。これは、加算機構４６の＋２人力と加算機
構５３の＋４人力を活動化するＡＢ方向制御信号の活動
状況によって達成される。

データを逆方向に、すなわちバスＢからバスＡへ送る場
合には、ＢＡ方向制御信号は活動状態にあって、加算機
構４６の＋４人力と加算機構５３の＋２人力を活動化す
る。したがって、ＩＡＲアドレスは、３２ビツトのデー
タが記憶アレイ９０．９３に読み込まれる度に、４のカ
ウントだけ増加され、ＯＡＲアドレスは、１６ビツトの
データが記憶アレイ９０１９３から読み取られる度に、
２のカウントだけ増加される。

第７図には、入力アドレス・レジスタ４５と出力アドレ
ス・レジスタ５２の各々に使用できる、最初の１２のア
ドレス値の表を示す。これらのアドレス・レジスタ４５
．５２の各々は、データ・アドレスのトラックをバイト
に抑えておく。２つの記憶アレイ９０、θ３は１度に４
バイトのデータを効果的に準備するので、２つの最下位
アドレス・ビットは、記憶アレイ９０．９３をアドレス
指定するためには物理的に使用されない。これらの２つ
の最下位ビットは、第７図のＬＳＢ　（最下位ビット）
列とＬＳＢ＋１列に現れる。見出し「バッファ・アドレ
ス」の下に現れる残りのより高位のアドレス・ビットの
みは、記憶アレイ９０．９３の読取り線及び書込み線に
供給される。入力アドレス・レジスタ４５中の、これら
のより高位のアドレス・ビットが、たとえばｒｏ　００
０Ｊの値を有する時は、ピン・モードを想定して、最下
行（行０）は、２つのピン・バッフｙｍ分９１．９４の
各々にアクセスされる。一方、バッファ機構がボン・モ
ードである場合には、最下行は２つのボン・バッファ部
分９２．９５の各々にアクセスされる。

第７図に見るように、ＬＳＢ＋１アドレス・ビットは、
２つの記憶アレイ９０．９３のどちらが１６ビツト・バ
ス１５ａへの、またはそこからの１６ビツト転送のため
に使用されるべきかを、区別するために使用できる。し
たがって、たとえば、出力アドレス・レジスタ（ＯＡＲ
）５２中のＬＳＢ＋１ビットは、マルチプレクサ１０３
に供給され、２つの１６ビツト入力バス１０４．１０５
のどちらがマルチプレクサ１０３の１６ビツト出力バス
に結合されるべきか、を選択する。ＬＳＢ＋１ビットが
Ｏの２進数値を有する場合には、１６ビツトのデータは
左記憶アレイ９０から読み取られ、バス１０４とマルチ
プレクサ１０３とによって１６ビツト・バス１５ａに供
給される。一方、ＬＳＢ＋１ビットが１の値を有する場
合には、１６ビツトのデータは右記憶アレイ９３から読
み取られ、バス１０５とマルチプレクサ１０３とによっ
て１６ビツト・バス１５ａに供給される。

第８図には、第６図のストローブ論理９９のための代表
的内部構造を、より詳しく示す。このストローブ論理９
９は、ストローブＡ信号とストロープＢ信号、及び方向
制御信号ＡＢを受け取る。これはまた、入力アドレス・
レジスタ（ＩＡＲ）４５からのＬＳＢ＋１アドレス・ビ
ット信号を入力線１０６に受け取る。これはさらに、出
力アドレス・レジスタ（ＯＡＲ）５２からのＬＳＢ＋１
アドレス・ビット信号を入力線１０７に受け取る。

マス、バスＡからバスＢへのデータ転送の場合を考えて
、方向制御信号ＡＢは活動状態である。

これは、マルチプレクサ回路１０８〜１１１をそれらの
左手の入力位置にセットする。これは、ＡＮＤ回路１１
２．１１３を介して供給されるストローブＡ信号を割込
み可能にさせ、書込みストローブ信号ＷＳ１、ＷＳ２を
生成する。これはさらに、マルチプレクサ１１０．１１
１の左手入力部に供給されるストローブＢ信号を割込み
可能にさせ、読取りストローブ信号Ｒ８１、Ｒ８２を発
生する。

したがって、各ストローブＢ信号は、Ｒ８１とＲ８２の
両読取りストローブ信号を同時に生成する。

このため、データは再記憶アレイ９０．９３から同時に
読み取られ、３２ビツト・バス１８ａに供給される。

一方、書込みストローブＷＳ１、ＷＳ２は、２つの記憶
アレイ９０．９３の間で前後に相互切替えされる必要が
ある。これは、入力アドレス・レジスタ４５からのＬＳ
Ｂ＋１アドレス・ビットを使用することによって達成さ
れる。詳しくは、ＬＳＢ＋１ビットがゼロの２進数値を
有する場合は、このゼロ値はＮＯＴ回路１１Ｂによって
逆転され、ＡＮＤ回路１１２の第２人力部を割込み可能
にする出力１値を生成する。この場合、各ストローブＡ
信号は、ＡＮＤ１１２とマルチプレクサ１０８によって
供給され、データを左記憶アレイ９０にストローブする
ＷＳ１書込みストローブを生成する。

一方、線ｉｏａ上のＬＳＢ＋１アドレス・ビットが２進
数の１の値を有する場合は、他のＡＮＤ回路１１３は割
込み可能にされ、ＡＮＤ回路１１３とマルチプレクサ１
０９によってストローブＡ信号を渡し、右記憶アレイ９
３に供給されるＷＳ２書込みストローブを生成する。こ
の場合、バス９８上（第６図）の１６ビツトのデータは
右記憶アレイ９３に記憶される。こうして、１６ビツト
・バス１５ａから受け取られたデータの書込みは、入力
アドレス・レジスタ４５からのＬＳＢ＋１アドレス・ビ
ットの制御の下で、左アレイ９０と右アレイ９３との間
で前後相互に切り替わる。

逆方向、すなわちバスＢからバスＡへのデータ転送の場
合には、方向制御信号ＡＢは非活動状態で、マルチプレ
クサ回路１０８〜１１１はそれらの右手入力位置を想定
する。この場合、各ストローブＢ信号は、マルチプレク
サ１０８．１０９によって供給され、ＷＳｌとＷＳ２の
両書込みストローブを同時に生成する。したがって、３
２ビツト・バス１８ａからのデータは、記憶アレイ９０
１９８の両方に同時に記憶される。

Ｒ８Ｉ読込みストローブとＲ８２読込みストローブは、
出力アドレス・レジスタ５２によって入力線１０７に供
給されるＬＳＢ＋１アドレス・ビットの選択制御の下で
、ストローブＡ信号によって生成される。このＬＳＢ＋
１アドレス・ビットがゼロである場合は、このようなゼ
ロ値はＮＯＴ回路１１７によって逆転され、ＡＮＤ回路
１１４を割込み可能にし、ストローブＡ信号をマルチプ
レクサ１１０に渡し、その出力部でＲ８１を読取りスト
ローブを生成する。このＲ３Ｉ読取りストローブは、１
６ビツトのデータを左記憶アレイ９０がらストローブす
る。

線１０７上のり、ＳＢ＋１アドレス・ビットが１である
場合は、ＡＮＤ１１５は割込み可能にされ、ストローブ
Ａ信号をマルチプレクサ１１１に渡し、その出力線上に
Ｒ８２読取りストローブ信号を生成する。このＲ８２読
取りストローブは、１６ビツトのデータを右記憶アレイ
９３からストローブする。こうして、２つのアレイ９０
．９３からのストローブすなわち読取りは、１度に１ア
レイがら交互に行なわれる。

第９図に、記憶アレイ９０，９３からデータを読み出す
ためと、その１６ビツト・データ・バス１５ａへの転送
のためのタイミング図を示す。間隔ＡＯ，Ａｔ、Ａ２な
どは、データ・アクセス間隔の役割を表し、その時点で
データが記憶アレイ９０．９３からアクセスされる。間
隔ＴＯ，Ｔｌ、Ｔ２などは、データがマルチプレクサ１
０３によって１６ビツト・データ・バス１５ａへ転送さ
れるときの間隔を表す。文字Ａはアクセスを、文字Ｔは
転送を示す。番号０１１．２．３などは、含まれる特定
の１６ビツト・データ・セグメントを示す。第９図はま
た、Ｒ８１ストロ一ブ信号とＲ３２ストロ一ブ信号を示
す。図に見るように、これらはインタリーブされた方式
で発生する。

第９図に見るように、左アレイ９０からのデータ・セグ
メント０のアクセスは、読込みストローブ＃１の発生中
に発生する。マルチプレクサ１０３による、このデータ
・セグメントＯの転送は、発生読込みストローブ＃２の
発生中に発生する。

次のデータ・セグメント０１すなわち右アレイ９３から
のデータ・セグメント１のアクセスは、読込みストロー
ブ＃２の間に発生する。このデータ・セグメント１は、
次の読込みストローブ＃１の間にマルチプレクサ１０３
によって転送される。この過程は、第９図に示した方式
で繰り返される。

第９図で注目すべき重要な特色は、（最初のアクセスＡ
Ｏを除いて）左アレイ９０からのデータのアクセスは、
第２７レイ９３から得られるデータの転送によってオー
バラップされ、逆も同じであることである。したがって
、無駄な時間はない。

このため、１６ビツト・データ・バス１５ａ上の「待ち
状態」の発生を防ぎ、バスＢからバスＡへの高いデータ
流量の維持を支援する。

書込みストローブＷＳ１、ＷＳ２、及び読取りストロー
ブＲ８Ｉ、Ｒ８２も、入力アドレス・レジスタ４５及び
出力アドレス・レジスタ５２をそれぞれ更新するために
使用される。さらに詳しくは、ＷＳ１ストローブとＷＳ
２ストローブは、ＯＲ回路１１８と遅延回路４９によっ
て、入力アドレス・レジスタ４５のカウント更新線に供
給される。ＷＳｌとＷＳ２の両方が同時に発生する場合
には、アドレス・レジスタ４５のただ１つの更新のみが
発生する。ＷＳＩとＷＳ２が異なった時間に発生する場
合には、各々がアドレス・レジスタ４５の更新を生成す
る。

このような方式で、Ｒ８１読取りストローブとＲ８２読
取りストローブは、ＯＲ回路１１９と遅延回路５６によ
って、出力アドレス・レジスタ５２のカウント更新線に
供給される。Ｒ８ＩとＲ３２の両方が同時に発生する場
合には、アドレス・レジスタ５２のただ１つの更新のみ
が発生する。

それらが異なった時間に発生する場合には、各々がアド
レス・レジスタ５２の更新を生成する。

第１図のシステムがダッシュ線で示した方法でＩ１０ア
ダプタを供給するために使用される場合については、プ
ロセッサＡはホスト・プロセッサとなり、プロセッサＢ
は、最も確からしくはマイクロプロセッサである。この
場合、第６図のバスＡとバスＢの役割は、最も確からし
くは、交換される必要がある。換言すれば、この適用の
ために、左から入ってくる１６ビツト・データ・バスは
、バスＢとして識別されるべきであり、また、右から入
ってくる３２ビツト・データ・バスは、バスＡとして識
別されるべきである。この理由は、ホスト・プロセッサ
が多くの場合、３２ビツト・バスを有するものであり、
マイクロ・プロセッサが１６ビツト・バスを有すること
である。方向依存信号の他の対のラベル付け（ストロー
ブＡとストローブＢ１ＡＢとＢＡｌ及びＡへの要求とＢ
への要求）も、交換される必要がある。これはもちろん
単にラベルの変更であり、上記の第６図の実施例の動作
を変更するものではない。

第１０図のプログラム式バースト長機構の説明第１０図
に、データが離散的順次バーストで１つのデータ・バス
から他のデータ・バスへ転送される適用業務において有
利に使用できる、追加の機構を示すが、この場合、各バ
ーストはほとんど最大の所定のデータ量（最大バイト数
）を持っている。第１０図は、この機構を第６図の実施
例に適用されたものとして示すが、第２図の実施例にも
同様に適用可能である。第１０図は、第６図の入力及び
出力アドレス回路部分を示し、対応する要素は第６図で
使用するものと同じ参照番号によって識別される。

第１０図の新しい特徴は、書込みアドレス回路と読取り
アドレス回路に結合されたプログラム式バースト長回路
の準備であり、これは、記憶アレイ９０．９３の上部分
と下部分に記憶される最大データ量を制限して、この量
を転送中のデータ・バースト用の所定の最大量に等しく
するためである。この回路は、加算機構回路４８．５３
の各々に接続され、そこへ最大バースト長バイト値を供
給するプログラム式バースト長レジスタ１２０によって
代表される。

たとえば、転送中のデータ用の最大バースト長を６４バ
イトと想定する。この場合、一般のデータ転送動作につ
いては、データは１つのバスから他のバスへ一連の６４
バイト・バーストで転送される。

バースト長レジスタ１２０の目的は、入力アドレス・レ
ジスタ４５を操作することで、このためそれは、アレイ
９０．９３のビン・バッファ部分９１．９４を、６４バ
イトのすべてがこれらの２つのビン・バッファ部分９Ｌ
９４（各々３２バイト）に記憶されてしまうと、データ
・フルであるとして示す。同様に、データがボン・バッ
ファ部分９２．９５へ書き込まれていると、入力アドレ
ス・レジスタ４５は、６４バイトのすべてがこれらのボ
ン・バッファ部分に記憶されてしまうと、バッファ・フ
ル条件を生成する。

バースト長レジスタ１２０はまた、出力アドレス・レジ
スタ５２を操作して、６４バイトがビン・バッファ部分
９１．９４またはボン・バッファ部分９２．９５のいず
れかから読み取られた時、バッファ空の条件（ＯＡＲ＝
ＭＡＸ）を生成する。こうして、モード論理５８（モー
ド・ラッチ６０）は、６４バイトのデータが受け取られ
、第２データ・バスに転送された度に切り替えられる。

バースト長レジスタはプログラミング可能で、そこにセ
ットされる最大バースト長の値は変更することができ、
データ・バッファ機構が使用されている特定のデータ処
理システムを準備する。データが６４バイト・バースト
に転送されている場合には、６４のカウント値がバース
ト長レジスタ１２０にロードされる。一方、データが３
２バイト・バーストに転送されている場合には、３２の
カウント値がバースト長レジスタ１２０にロードサレる
。言い換えれば、バースト長レジスタ１２０にロードさ
れたカウント値は、転送中のバースト長に対応させられ
る。加算機構４６．５３の各々について、バースト長レ
ジスタ１２０中のカウント値は、書き込まれるか読み取
られる多くのデータが転送中のデータ・バーストの最大
数に等しくなると、最大アドレス値（全１）が関連アド
レス・レジスタによって生成されるような方法で、加算
機構によって加算されている他の数に加えられる。

所望のバースト長の値は、制御権移動回路２１（第１図
）によって、各データ転送動作の開始時に、バースト長
レジスタ１２０にロードされる。

ある動的システムでは、このバースト長の値は、プロセ
ッサＡまたはプロセッサＢの１つまたは他によって、制
御権移動回路２１に供給される。

このプログラム式バースト機構は、データが離散的マル
チバイトで転送されるデータ処理システムにおいて、デ
ータ転送動作の効率を最大化するように割込み可能にす
る。

Ｅ０発明の効果 以上のように本発明によればデータ・バス間のデータ転
送を効率的に実行することが可能となる。

【図面の簡単な説明】

第１図は、本発明を利用することのできる代表的なディ
ジタル・データ処理システムの概略ブロック図である。 第２図は、本発明によって構成されたビンボン・データ
・バッファ機構の第１実施例を示す、概略ブロック図で
ある。 第３図は、第２図の実施例で使用することのできる典型
的なデュアル・ポート記憶機構の内部構造を、より詳し
く示す図である。 第４図は、第２図で、使用されるモード制御論理の動作
を説明する図である。 第５図は、第２図の要求論理の内部構造をより詳しく示
す図である。 第６図は、本発明によって構成されたピンポン・データ
・バッファ機構の第２実施例の構造を示すもので、この
実施例は色々な幅を有するデータ・バスの場合に特に有
用である、概略ブロック図である。 第７図は、第６図の実施例でのアドレス指定動作を説明
する図である。 第８図は、第６図のストローブ論理の内部構造をより詳
しく示す図である。 第９図は、第６図の実施例の動作の部分を説明するのに
使用されるタイミング図である。 第１０図は、第２図または第６図のいずれかの実施例で
使用できる、プログラム可能なバースト長機能の設備を
示す図である。

Claims (20)

【特許請求の範囲】
1. （１）１つの記憶アレイ及び個別のデータ線、アドレス
   線、制御線を有する２つの独立ポートを持つデュアル・
   ポート記憶機構と、 第１バスからデータを受け取り、それを記憶アレイの第
   １部分に記憶するための、独立ポートの１つに結合され
   た書込み回路と、 記憶アレイの第２部分からデータを読み取り、それを第
   ２データ・バスに供給するための、その第２部分からの
   読取りが記憶アレイの第１部分へのデータ記憶と同時に
   発生する、独立ポートの他の１つに結合された読取り回
   路と、 第１データ・バスからのデータが第２部分に記憶される
   間に、データが第１部分から読み取られて第２データ・
   バスに供給されるように、記憶アレイの第１部分と第２
   部分の機能を交換するための、書込み回路と読取り回路
   に結合されたモード制御論理 を含む、第１データ・バスから第２データ・バスへデー
   タを転送するためのデータ・バッファ機構。
2. （２）記憶アレイの第１部分と第２部分に機能が時々前
   後に交換され、１回の交換が、１つの記憶アレイ部分が
   データ・フルになり、他の記憶アレイ部分がデータ空に
   なるときに発生する、請求項１に記載のデータ・バッフ
   ァ機構。
3. （３）次のデータ転送モード、すなわち（１）書込み回
   路に結合された第１データ・バス及び読取り回路に結合
   された第２データ・バス、（２）書込み回路に結合され
   た第２データ・バス及び読取り回路に結合された第１デ
   ータ・バスの１つを選択的に割込み可能にするための多
   重回路をさらに含み、 これによって、データ・バッファ機構が２方向動作を割
   込み可能にして、こうしてデータが、任意のデータ転送
   動作中に、第１データ・バスから第２データ・バスへ、
   またはその逆に転送されることができる、 請求項１に記載のデータ・バッファ機構。
4. （４）データは第１データ・バスから第２データ・バス
   へ順次バーストで転送され、各バーストは多くて最大所
   定データ量を含み、 そして、データ・バッファ機構はさらに、記憶アレイの
   第１部分と第２部分に記憶される最大データ量を制限し
   て、その量をデータ・バースト用の最大所定量に等しく
   するための、書込み回路に結合されたプログラム式バー
   スト長回路を含む、請求項１に記載のデータ・バッファ
   機構。
5. （５）モード制御論理が、 互いに反対極性の出力線の対を有し、その１つがデュア
   ル・ポート記憶機構の１つのポート用の最上位ビット・
   アドレス線に結合され、他の１つがデュアル・ポート記
   憶機構の他のポート用の最上位ビット・アドレス線に結
   合され、この場合、任意の時に記憶アレイの同じ部分へ
   の書込みと読取りの両アクセスを防止することによって
   回線争奪を除去する、２状態ラッチ回路と、 書込み回路と読込み回路に結合され、１つの記憶アレイ
   部分がデータ・フルになり、他の記憶アレイ部分がデー
   タ空になるときに、２状態ラッチ回路を切り替えるため
   のフル／空論理回路 を含む、請求項１に記載のデータ・バッファ機構。
6. （６）書込み回路は、データを第１データ・バスからデ
   ュアル・ポート記憶機構の第１ポートのデータ線に供給
   するためのデータ入力回路、マルチビット・アドレスを
   第１ポートのアドレス線に供給するための入力アドレス
   ・カウンタ回路、及びデータを、記憶アレイに書き込む
   ための第１ポートの制御線と、その中のカウント値を更
   新するための入力アドレス・カウンタ回路のカウント更
   新線に、ストローブ信号を供給するためのストローブ回
   路を含み、 読取り回路は、データをデュアル・ポート記憶機構の第
   ２ポートのデータ線から第２データ・バスに供給するた
   めのデータ出力回路、マルチビット・アドレスを第２ポ
   ートのアドレス線に供給するための出力アドレス・カウ
   ンタ回路、及びデータを、記憶アレイから読み取るため
   の第２ポートの制御線と、その中のカウント値を更新す
   るための出力アドレス、カウンタ回路のカウント更新線
   に、ストローブ信号を供給するためのストローブ回路を
   含む、 請求項１に記載のデータ・バッファ機構。
7. （７）入力アドレス・カウンタ回路が、マルチビット・
   アドレスを、第１ポートの最上位ビット・アドレス線以
   外の、第１ポートのアドレス線に供給し、 出力アドレス・カウンタ回路は、マルチビット・アドレ
   スを、第２ポートの最上位ビット・アドレス線以外の、
   第２ポートのアドレス線に供給し、モード制御論理は、
   互いに反対極性の出力線の対を有する２状態ラッチ回路
   を含み、その１つは第１ポート用の最上位ビット・アド
   レス線に結合され、他の１つは第２ポート用の最上位ビ
   ット・アドレス線に結合され、この場合、任意の時に記
   憶アレイの同じ部分への書込みと読取りの両アクセスを
   防止することによって回線争奪を除去し、モード制御論
   理はさらに、入力アドレス・カウンタ回路と出力アドレ
   ス・カウンタ回路に結合されて、１つの記憶アレイ部分
   がデータ・フルになり、他の記憶アレイ部分がデータ空
   になるときに、２状態ラッチ回路を切り替えるための、
   フル／空論理回路を含む、 請求項６に記載のデータ・バッファ機構。
8. （８）次のデータ転送モード、すなわち（１）データ入
   力回路に結合された第１データ・バス及びデータ出力回
   路に結合された第２データ・バス、及び（２）データ入
   力回路に結合された第２データ・バス及びデータ出力回
   路に結合された第１データ・バス、の１つを選択的に割
   込み可能にするための多重回路をさらに含み、 これによって、データ・バッファ機構が２方向動作を割
   込み可能にして、こうしてデータが、任意のデータ転送
   動作中に、第１データ・バスから第２データ・バスへ、
   またはその逆に転送されることができる、 請求項７に記載のデータ・バッファ機構。
9. （９）それぞれが１つの記憶アレイ及び個別のデータ線
   、アドレス線、制御線を有する２つの独立ポートを持つ
   、複数のデュアル・ポート記憶機構と、データ・バスの
   １つからデータを受け取り、それを異なった記憶アレイ
   の第１部分に記憶するための、各デュアル・ポート記憶
   機構の第１独立ポートに結合された書込み回路と、 異なった記憶アレイの第２部分からデータを読み取り、
   それを別のデータ・バスに供給するための、その第２部
   分からの読取りが記憶アレイの第１部分へのデータ記憶
   と同時に発生する、各デュアル・ポート記憶機構の第２
   独立ポートに結合された読取り回路と、 第１データ・バスからのデータが第２部分に記憶される
   間に、データが第１部分から読み取られて別のデータ・
   バスに供給されるように、記憶アレイの第１部分と第２
   部分の機能を交換するための、書込み回路と読取り回路
   に結合されたモード制御論理 を含む、第１データ・バスから第２データ・バスへデー
   タを転送するためのデータ・バッファ機構。
10. （１０）それぞれが１つの記憶アレイ及び個別のデータ
    線、アドレス線、制御線を有する２つの独立ポートを持
    つ、複数のデュアル・ポート記憶機構と、より広いデー
    タ・バスからデータを受け取り、同時にその別の部分を
    別の記憶アレイの第１部分に記憶するための、各デュア
    ル・ポート記憶機構の第１独立ポートに結合された書込
    み回路と、異なった記憶アレイの第２部分からデータを
    読み取り、データを順次に別の第２部分からより狭いデ
    ータ・バスに供給するための、その第２部分からの読取
    りが記憶アレイの第１部分へのデータ記憶と同時に発生
    する、各デュアル・ポート記憶機構の第２独立ポートに
    結合された読取り回路と、より広いデータ・バスからの
    データが第２部分に記憶される間に、データが第１部分
    から読み取られてより狭いデータ・バスに供給されるよ
    うに、記憶アレイの第１部分と第２部分の機能を交換す
    るための、書込み回路と読取り回路に結合されたモード
    制御論理 を含む、より広いデータ・バスからより狭いデータ・バ
    スへデータを転送するためのデータ・バッファ機構。
11. （１１）記憶アレイの第１部分と第２部分の機能が時々
    前後に交換され、第１部分がデータ・フルになり、第２
    部分がデータ空になるとき、及びその逆のときに、１回
    の交換が発生する、請求項１０に記載のデータ・バッフ
    ァ機構。
12. （１２）それぞれが１つの記憶アレイ及び個別のデータ
    線、アドレス線、制御線を有する２つの独立ポートを持
    つ、複数のデュアル・ポート記憶機構と、より狭いデー
    タ・バスからデータを受け取り、同時にその別の部分を
    別の記憶アレイの第１部分に記憶するための、そのよう
    なデータのセグメントが第１部分の異なったものに順次
    記憶される、各デュアル・ポート記憶機構の第１独立ポ
    ートに結合された書込み回路と、 異なった記憶アレイの第２部分から同時にデータを読み
    取り、データを同時により広いデータ・バスに供給する
    ための、その第２部分からの読取りが記憶アレイの第１
    部分へのデータ記憶と同時に発生する、各デュアル・ポ
    ート記憶機構の第２独立ポートに結合された読取り回路
    と、 より狭いデータ・バスからのデータが第２部分に記憶さ
    れる間に、データが第１部分から読み取られてより広い
    データ・バスに供給されるように、記憶アレイの第１部
    分と第２部分の機能を交換するための、書込み回路と読
    取り回路に結合されたモード制御論理 を含む、より狭いデータ・バスからより広いデータ・バ
    スへデータを転送するためのデータ・バッファ機構。
13. （１３）記憶アレイの第１部分と第２部分の機能が時々
    前後に交換され、第１部分がデータ・フルになり、第２
    部分がデータ空になるとき、及びその逆のときに、１回
    の交換が発生する、請求項１２に記載のデータ・バッフ
    ァ機構。
14. （１４）それぞれが１つの記憶アレイ及び個別のデータ
    線、アドレス線、制御線を有する２つの独立ポートを持
    つ、複数のデュアル・ポート記憶機構と、データ・バス
    の１つからデータを受け取り、別の記憶アレイの第１部
    分に記憶するための、各デュアル・ポート記憶機構の第
    １独立ポートに結合された書込み回路と、 異なった記憶アレイの第２部分から同時にデータを読み
    取り、データ・バスの他の１つに供給するための、その
    第２部分からの読取りが記憶アレイの第１部分へのデー
    タ記憶と同時に発生する、各デュアル・ポート記憶機構
    の第２独立ポートに結合された読取り回路と、 １つのデータ・バスからのデータが第２部分に記憶され
    る間に、データが第１部分から読み取られて他の１つの
    データ・バスに供給されるように、記憶アレイの第１部
    分と第２部分の機能を交換するための、書込み回路と読
    取り回路に結合されたモード制御論理と、 次のデータ転送モード、すなわち（１）より広いデータ
    ・バスからすべてのデュアル・ポート記憶機構の第１ポ
    ート・データ線へのデータ同時転送、及び（２）より狭
    いデータ・バスからデュアル・ポート記憶機構の第１ポ
    ート・データ線の各組への、１度に１組ずつ順次に行な
    うデータ同時転送、の１つを選択的に割込み可能にする
    ための、データ入力多重化回路を含む書込み回路 を含む、より広いデータ・バスからより狭いデータ・バ
    スへ、またはその逆に、データを転送するためのデータ
    ・バッファ機構。
15. （１５）読取り回路が、次のデータ転送モード、すなわ
    ち（１）すべてのデュアル・ポート記憶機構の第２ポー
    ト・データ線からより広いデータ・バスへのデータ同時
    転送、及び（２）デュアル・ポート記憶機構の第２ポー
    ト・データ線の各組から、より狭いデータ・バスへ１度
    に１組ずつ順次に行なうデータ同時転送、の１つを選択
    的に割込み可能にするためのデータ入力多重化回路を含
    む、請求項１４に記載のデータ・バッファ機構。
16. （１６）データ入力多重化回路とデータ出力多重化回路
    とのデータ転送モードを調整して、前者にモード（１）
    を、後者にモード（２）を、及びその逆を選択させるた
    めの、制御回路 をさらに含む、請求項１５に記載のデータ・バッファ機
    構。
17. （１７）記憶アレイの第１部分と第２部分の機能が時々
    前後に交換され、第１部分がデータ・フルになり、第２
    部分がデータ空になるとき、及びその逆のときに、１回
    の交換が発生する、請求項１６に記載のデータ・バッフ
    ァ機構。
18. （１８）データが１つのデータ・バスから他の１つのデ
    ータ・バスへ順次バーストで転送され、各バーストは多
    くて最大所定データ量を含み、 そして、データ・バッファ機構はさらに、記憶アレイの
    第１部分と第２部分に記憶される最大データ量を制限し
    て、その量をデータ・バースト用の最大所定量に等しく
    するための、書込み回路に結合されたプログラム式バー
    スト長回路を含む、請求項１６に記載のデータ・バッフ
    ァ機構。
19. （１９）モード制御論理が、 互いに反対極性の出力線の対を有し、その１つがデュア
    ル・ポート記憶機構の１つのポート用の最上位ビット・
    アドレス線に結合され、他の１つがデュアル・ポート記
    憶機構の他のポート用の最上位ビット・アドレス線に結
    合され、この場合、任意の時に記憶アレイの同じ部分へ
    の書込みと読取りの両アクセスを防止することによって
    回線争奪を除去する、２状態ラッチ回路と、 第１記憶アレイ部分がデータ・フルになり、第２記憶ア
    レイ部分がデータ空になるとき、及びその逆になるとき
    、２状態ラッチ回路を切り替えるための、書込み回路と
    読込み回路に結合されたフル／空論理回路 を含む、請求項１６に記載のデータ・バッファ機構。
20. （２０）第１記憶アレイ及び第２記憶アレイと、データ
    を第１データ・バスから受け取って、第１記憶アレイ及
    び第２記憶アレイに記憶して、１つの記憶アレイには偶
    数番号のデータ・セグメントが記憶され、他の１つの記
    憶アレイには奇数番号のデータ・セグメントが記憶され
    るようにするための、書込み回路と、 データを第１記憶アレイ及び第２記憶アレイから読み取
    るための読取り回路であって、この読取り回路は、第１
    記憶アレイと第２記憶アレイに交互にアクセスして順次
    に連続したデータ・セグメントを読み出して使用可能に
    するためのアクセス回路を含み、そして第１記憶アレイ
    と第２記憶アレイから第２データ・バスへデータ・セグ
    メントを交互に転送するための出力多重化回路を含み、
    この転送はアクセスに対してオフセットされ、このため
    １つのデータ・セグメントが第２データ・バスに転送さ
    れている間に、次のデータ・セグメントがその記憶アレ
    イからアクセスされる、上記の読取り回路 を含む、第１データ・バスから第２データ・バスへデー
    タを転送するためのデータ・バッファ機構。