JPH03252731A - マイクロプロセッサ - Google Patents
マイクロプロセッサInfo
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- JPH03252731A JPH03252731A JP2050254A JP5025490A JPH03252731A JP H03252731 A JPH03252731 A JP H03252731A JP 2050254 A JP2050254 A JP 2050254A JP 5025490 A JP5025490 A JP 5025490A JP H03252731 A JPH03252731 A JP H03252731A
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- 238000011161 development Methods 0.000 description 6
- 238000010586 diagram Methods 0.000 description 5
- 230000010365 information processing Effects 0.000 description 4
- 230000007274 generation of a signal involved in cell-cell signaling Effects 0.000 description 3
- 230000000694 effects Effects 0.000 description 2
- 238000013461 design Methods 0.000 description 1
- 230000006870 function Effects 0.000 description 1
- 238000000034 method Methods 0.000 description 1
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- 230000004044 response Effects 0.000 description 1
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- G—PHYSICS
- G06—COMPUTING; CALCULATING OR COUNTING
- G06F—ELECTRIC DIGITAL DATA PROCESSING
- G06F11/00—Error detection; Error correction; Monitoring
- G06F11/22—Detection or location of defective computer hardware by testing during standby operation or during idle time, e.g. start-up testing
-
- G—PHYSICS
- G06—COMPUTING; CALCULATING OR COUNTING
- G06F—ELECTRIC DIGITAL DATA PROCESSING
- G06F9/00—Arrangements for program control, e.g. control units
- G06F9/06—Arrangements for program control, e.g. control units using stored programs, i.e. using an internal store of processing equipment to receive or retain programs
- G06F9/30—Arrangements for executing machine instructions, e.g. instruction decode
- G06F9/38—Concurrent instruction execution, e.g. pipeline or look ahead
- G06F9/3802—Instruction prefetching
- G06F9/3814—Implementation provisions of instruction buffers, e.g. prefetch buffer; banks
-
- G—PHYSICS
- G06—COMPUTING; CALCULATING OR COUNTING
- G06F—ELECTRIC DIGITAL DATA PROCESSING
- G06F11/00—Error detection; Error correction; Monitoring
- G06F11/36—Preventing errors by testing or debugging software
- G06F11/362—Software debugging
- G06F11/3648—Software debugging using additional hardware
- G06F11/3652—Software debugging using additional hardware in-circuit-emulation [ICE] arrangements
-
- G—PHYSICS
- G06—COMPUTING; CALCULATING OR COUNTING
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- G06F13/00—Interconnection of, or transfer of information or other signals between, memories, input/output devices or central processing units
-
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- G06F9/30—Arrangements for executing machine instructions, e.g. instruction decode
- G06F9/38—Concurrent instruction execution, e.g. pipeline or look ahead
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- Advance Control (AREA)
- Debugging And Monitoring (AREA)
- Test And Diagnosis Of Digital Computers (AREA)
- Microcomputers (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
〔概要〕
マイクロプロセッサを使用した応用システムのソフトウ
ェア、ハードウェアの開発支援技術に係り、特に開発支
援装置としてのエバリユエーションツールによる応用シ
ステムの動作評価に使用されるマイクロプロセッサに関
し、 複雑な外部回路を設けることなく簡単にデバッグ動作を
行わせることが可能なマイクロプロセッサを提供するこ
とを目的とし、 外部から命令のプリフェッチを行い複数の命令を格納す
る命令プリフェッチ手段と、前記命令のプリフェッチ時
に外部にフェッチアドレス出力信号を出力し、命令取出
し時に前記命令プリフエツチ手段に命令取出しのための
取出制御信号を出力する命令プリフェッチ制御手段と、
前記命令プリフェッチ手段から取出された命令を実行す
る命令実行手段と、を備えたマイクロプロセッサにおい
て、前記取出制御信号および外部からのホールド要求信
号に基づいて、前記命令プリフェッチ手段に格納された
一の命令の実行前に命令実行動作を停止させるための命
令実行停止信号を前記命令実行手段に出力するホールド
制御手段を備えるように構成する。
ェア、ハードウェアの開発支援技術に係り、特に開発支
援装置としてのエバリユエーションツールによる応用シ
ステムの動作評価に使用されるマイクロプロセッサに関
し、 複雑な外部回路を設けることなく簡単にデバッグ動作を
行わせることが可能なマイクロプロセッサを提供するこ
とを目的とし、 外部から命令のプリフェッチを行い複数の命令を格納す
る命令プリフェッチ手段と、前記命令のプリフェッチ時
に外部にフェッチアドレス出力信号を出力し、命令取出
し時に前記命令プリフエツチ手段に命令取出しのための
取出制御信号を出力する命令プリフェッチ制御手段と、
前記命令プリフェッチ手段から取出された命令を実行す
る命令実行手段と、を備えたマイクロプロセッサにおい
て、前記取出制御信号および外部からのホールド要求信
号に基づいて、前記命令プリフェッチ手段に格納された
一の命令の実行前に命令実行動作を停止させるための命
令実行停止信号を前記命令実行手段に出力するホールド
制御手段を備えるように構成する。
本発明は、マイクロプロセッサを使用した応用システム
のソフトウェア、ハードウェアの開発支援技術に係り、
特に開発支援装置としてのエバリユエーションツールに
よる応用システムの動作評価に使用されるマイクロプロ
セッサに関する。
のソフトウェア、ハードウェアの開発支援技術に係り、
特に開発支援装置としてのエバリユエーションツールに
よる応用システムの動作評価に使用されるマイクロプロ
セッサに関する。
一般にマイクロプロセッサを使用した応用システムを開
発する場合に、エバリユエーションツールと呼ばれる開
発支援機器が用いられている。エバリユエーションツー
ルは、当該応用システムのＣＰＵ部分、メモリ部分等の
代行機能（インサーキットエミュレーション）を行い、
周辺回路を含むハードウェアならびにソフトウェアの動
作評価を支援するものである。さらに、このエバリユエ
ーションツールは、専用ボードを交換するなどにより、
評価対象であるマイクロプロセッサに対応して容易にシ
ステムを構築することができる。
発する場合に、エバリユエーションツールと呼ばれる開
発支援機器が用いられている。エバリユエーションツー
ルは、当該応用システムのＣＰＵ部分、メモリ部分等の
代行機能（インサーキットエミュレーション）を行い、
周辺回路を含むハードウェアならびにソフトウェアの動
作評価を支援するものである。さらに、このエバリユエ
ーションツールは、専用ボードを交換するなどにより、
評価対象であるマイクロプロセッサに対応して容易にシ
ステムを構築することができる。
このエバリユエーションツールを用いてマイクロプロセ
ッサを用いたシステムの開発、またはマイクロプロセッ
サ用のソフトウェア開発等を行っている場合、ある命令
の実行を一時的に停止し、または中断し、その時のレジ
スタの値などを確認しながらデバッグしていくことが行
われている。
ッサを用いたシステムの開発、またはマイクロプロセッ
サ用のソフトウェア開発等を行っている場合、ある命令
の実行を一時的に停止し、または中断し、その時のレジ
スタの値などを確認しながらデバッグしていくことが行
われている。
従来では、外部装置である開発支援機器内に第５図に示
すようにホールド制御部４００を有し、開発すべきター
ゲットシステムの動作評価用マイクロプロセッサ内に情
報処理部３００を有している。
すようにホールド制御部４００を有し、開発すべきター
ゲットシステムの動作評価用マイクロプロセッサ内に情
報処理部３００を有している。
従来の情報処理部３００は第５図に示すように、外部か
ら命令のプリフェッチを行い複数の命令を格納する命令
プリフェッチキュー３１０と、前記命令のプリフェッチ
時に外部にフェッチアドレス出力信号３２１を出力し、
命令取出し時に命令プリフェッチキュー３１０に命令取
出しのための取出制御信号３２２を出力する命令プリフ
ェッチキュー制御手段３２０と、命令プリフェッチキュ
ー３１０から取出された命令を実行する命令実行手段３
３０と、を備えて構成されている。
ら命令のプリフェッチを行い複数の命令を格納する命令
プリフェッチキュー３１０と、前記命令のプリフェッチ
時に外部にフェッチアドレス出力信号３２１を出力し、
命令取出し時に命令プリフェッチキュー３１０に命令取
出しのための取出制御信号３２２を出力する命令プリフ
ェッチキュー制御手段３２０と、命令プリフェッチキュ
ー３１０から取出された命令を実行する命令実行手段３
３０と、を備えて構成されている。
この情報処理部３００のデバッグを行う場合には、さら
に外部回路として、ホールド制御回路４００を設け、こ
のホールド制御回路４００を通じてデバッグ動作を行わ
せている。
に外部回路として、ホールド制御回路４００を設け、こ
のホールド制御回路４００を通じてデバッグ動作を行わ
せている。
ホールド制御回路４００は、ユーザが入力したホールド
要求信号４０１に基づいて命令実行手段３３０に実行停
止要求信号４０１を出力している。
要求信号４０１に基づいて命令実行手段３３０に実行停
止要求信号４０１を出力している。
上記従来のマイクロプロセッサにおいては、プリフェッ
チされた命令が何時実行されるのかは、外部から監視す
ることは出来ない。したがって、デバッグ処理においで
ある命令の実行直前で命令の実行を一時的に停止させる
ためには、ホールド制御回路４００が情報処理部３００
の外部端子（図示せず）を介して得られる信号に基づい
て、内部動作のトレースを行うことにより目的とする命
令の実行直前で実行停止要求信号４０２を出力している
。そのため、ホールド制御回路４００に制御用の信号を
出力するための外部出力端子を情報処理部３００に設け
る必要があった。また、トレースにより停止要求信号を
出力しているため、その出力タイミング設計の難しさを
招いていた。
チされた命令が何時実行されるのかは、外部から監視す
ることは出来ない。したがって、デバッグ処理においで
ある命令の実行直前で命令の実行を一時的に停止させる
ためには、ホールド制御回路４００が情報処理部３００
の外部端子（図示せず）を介して得られる信号に基づい
て、内部動作のトレースを行うことにより目的とする命
令の実行直前で実行停止要求信号４０２を出力している
。そのため、ホールド制御回路４００に制御用の信号を
出力するための外部出力端子を情報処理部３００に設け
る必要があった。また、トレースにより停止要求信号を
出力しているため、その出力タイミング設計の難しさを
招いていた。
そこで本発明は、複雑な外部回路を設けることなく簡単
にデバッグ動作を行わせることが可能なマイクロプロセ
ッサを提供することを目的とする。
にデバッグ動作を行わせることが可能なマイクロプロセ
ッサを提供することを目的とする。
〔課題を解決するための手段〕
第１図に請求項１に記載の発明の原理説明図を示す。マ
イクロプロセッサ１は、外部から命令のプリフェッチを
行い複数の命令を格納する命令プリフェッチ手段２と、
前記命令のプリフェッチ時に外部にフェッチアドレス出
力信号６を出力し、命令取出し時に命令プリフェッチ手
段２に命令取出しのための取出制御信号７を出力する命
令プリフェッチ制御手段３と、命令プリフェッチ手段２
から取出され出力された命令を実行する命令実行手段４
と、取出制御信号７および外部からのホールド要求信号
８に基づいて、命令プリフェッチキュー２に格納された
一の命令の実行前に命令実行動作を停止させるための命
令実行停止信号９を命令実行手段４に出力するホールド
制御手段５を備えて構成する。
イクロプロセッサ１は、外部から命令のプリフェッチを
行い複数の命令を格納する命令プリフェッチ手段２と、
前記命令のプリフェッチ時に外部にフェッチアドレス出
力信号６を出力し、命令取出し時に命令プリフェッチ手
段２に命令取出しのための取出制御信号７を出力する命
令プリフェッチ制御手段３と、命令プリフェッチ手段２
から取出され出力された命令を実行する命令実行手段４
と、取出制御信号７および外部からのホールド要求信号
８に基づいて、命令プリフェッチキュー２に格納された
一の命令の実行前に命令実行動作を停止させるための命
令実行停止信号９を命令実行手段４に出力するホールド
制御手段５を備えて構成する。
命令プリフェッチ手段２は、例えば、第２図に示すよう
に、第１〜第４ブリフエツチレジスタＰ、〜Ｐ４を有す
る命令プリフェッチキューを備えて構成されており、命
令を順次格納し、先取り込み先取出しくＦｉｒｓｔ ｉ
ｎ Ｆｉｒｓｔ ｏ＋ｕ）することにより動作する。
に、第１〜第４ブリフエツチレジスタＰ、〜Ｐ４を有す
る命令プリフェッチキューを備えて構成されており、命
令を順次格納し、先取り込み先取出しくＦｉｒｓｔ ｉ
ｎ Ｆｉｒｓｔ ｏ＋ｕ）することにより動作する。
ユーザはデバッグ時に、命令プリフェッチ手段３により
出力されたフェッチアドレス出力信号６を監視し、ホー
ルド要求信号８をマイクロプロセッサ１に入力する。こ
れによりホールド制御手段５は、取出制御信号７および
ホールド要求信号８に基づいて、命令プリフェッチ手段
２に格納された一の命令の実行前に命令実行動作を停止
させるための命令実行停止信号９を命令実行手段４に出
力する。
出力されたフェッチアドレス出力信号６を監視し、ホー
ルド要求信号８をマイクロプロセッサ１に入力する。こ
れによりホールド制御手段５は、取出制御信号７および
ホールド要求信号８に基づいて、命令プリフェッチ手段
２に格納された一の命令の実行前に命令実行動作を停止
させるための命令実行停止信号９を命令実行手段４に出
力する。
したがって、予め実行を停止させたい命令が命令プリフ
ェッチ手段２から取出される直前で実行を停止させるこ
とができる。例えば、直前で実行を停止させたい命令が
、第２図に示す第３プリフエツチレジスタＰ３に格納さ
れている場合には、第２ブリフエツチレジスタＰ２に格
納されている命令の実行終了後、ホールド制御手段５は
命令実行手段４に命令実行停止信号９を出力し、命令実
行手段４は実行を停止することとなる。
ェッチ手段２から取出される直前で実行を停止させるこ
とができる。例えば、直前で実行を停止させたい命令が
、第２図に示す第３プリフエツチレジスタＰ３に格納さ
れている場合には、第２ブリフエツチレジスタＰ２に格
納されている命令の実行終了後、ホールド制御手段５は
命令実行手段４に命令実行停止信号９を出力し、命令実
行手段４は実行を停止することとなる。
本発明の実施例を第３図および第４図を参照して説明す
る。なお、この実施例においては命令プリフェッチ手段
として命令プリフェッチキューを用いた例で説明する。
る。なお、この実施例においては命令プリフェッチ手段
として命令プリフェッチキューを用いた例で説明する。
マイクロプロセッサ１００は第３図に示すように、外部
から命令のプリフェッチを行い４個の命令を格納する命
令プリフェッチキュー１１１を有する命令プリフェッチ
部１１０と、命令プリフェッチ部１１０に命令取出しの
ための読出指示信号２００を出力する命令プリフェッチ
制御部１２０と、命令プリフェッチ部１１０から取出さ
れた命令を実行する命令実行部１４０と、読出指示信号
２００および外部からのホールド要求信号２０１に基づ
いて、命令プリフェッチ部１１０に格納された一の命令
の実行前に命令実行動作を停止させるための命令実行停
止信号２０２を命令実行部１４０に出力するホールド制
御部１３０と、を備えている。
から命令のプリフェッチを行い４個の命令を格納する命
令プリフェッチキュー１１１を有する命令プリフェッチ
部１１０と、命令プリフェッチ部１１０に命令取出しの
ための読出指示信号２００を出力する命令プリフェッチ
制御部１２０と、命令プリフェッチ部１１０から取出さ
れた命令を実行する命令実行部１４０と、読出指示信号
２００および外部からのホールド要求信号２０１に基づ
いて、命令プリフェッチ部１１０に格納された一の命令
の実行前に命令実行動作を停止させるための命令実行停
止信号２０２を命令実行部１４０に出力するホールド制
御部１３０と、を備えている。
命令プリフェッチ部は、各１バイトの第１〜第４レジス
タＰ −Ｐ４を有する命令プリフェッチキュー１１１
と、第１〜第４ブリフエツチレジスタＰ −Ｐ４を選
択的に書込み可能状態とする書！ 込信号２０３を生成する書込信号生成部１１２と、第１
〜第４ブリフエツチレジスタＰ、−Ｐ４を順次選択して
命令を取°出し命令実行部に出力する命令セレクタ部１
１３と、プリフェッチ動作を制御するプリフェッチ動作
制御部１１４と、を備えて構成されている。
タＰ −Ｐ４を有する命令プリフェッチキュー１１１
と、第１〜第４ブリフエツチレジスタＰ −Ｐ４を選
択的に書込み可能状態とする書！ 込信号２０３を生成する書込信号生成部１１２と、第１
〜第４ブリフエツチレジスタＰ、−Ｐ４を順次選択して
命令を取°出し命令実行部に出力する命令セレクタ部１
１３と、プリフェッチ動作を制御するプリフェッチ動作
制御部１１４と、を備えて構成されている。
命令プリフェッチキュー制御部１２０は、プリフェッチ
動作制御部１１４からの命令書込要求信号２０４に基づ
いて命令プリフェッチキュー１１１および後述するホー
ルドキュ一の書込制御信号２０５を出力するキュー書込
制御部１２１と、命令実行部１４０からの命令要求信号
２０６に基づいて命令プリフェッチキュー１１１の読出
しを行わせるための読出し制御信号２０７を出力するキ
ュー読出制御部１２２と、命令実行部１４０からのキュ
ー初期化信号２０８、キュー書込制御部１２１からの書
込カウント信号２０９およびキュー読出制御部１２２か
らの読出カウント信号２１０に基づいて第１〜第４ブリ
フエツチレジスタＰ１〜Ｐ４および後述する第１〜第４
ホールドレジスタを選択的に指定するための変更し保持
するキューカウンタ１２３と、キュー初期化信号２０８
およびキュー読出制御部１２２の読出制御信号２０７に
基づいて読出すプリフェッチレジスタおよびホールドレ
ジスタを示すポインタを格納するキュー続出ポインタ１
２４と、キュー続出ポインタ１２４の読出しポインタ信
号２１１およびキューカウンタ１２２のカウンタ信号２
１２に基づいて、書込を行うプリフェッチレジスタおよ
びホールドレジスタを示すポインタを格納し書込指示信
号２１３を出力するキュー書込ポインタ１２５と、を備
えて構成されている。
動作制御部１１４からの命令書込要求信号２０４に基づ
いて命令プリフェッチキュー１１１および後述するホー
ルドキュ一の書込制御信号２０５を出力するキュー書込
制御部１２１と、命令実行部１４０からの命令要求信号
２０６に基づいて命令プリフェッチキュー１１１の読出
しを行わせるための読出し制御信号２０７を出力するキ
ュー読出制御部１２２と、命令実行部１４０からのキュ
ー初期化信号２０８、キュー書込制御部１２１からの書
込カウント信号２０９およびキュー読出制御部１２２か
らの読出カウント信号２１０に基づいて第１〜第４ブリ
フエツチレジスタＰ１〜Ｐ４および後述する第１〜第４
ホールドレジスタを選択的に指定するための変更し保持
するキューカウンタ１２３と、キュー初期化信号２０８
およびキュー読出制御部１２２の読出制御信号２０７に
基づいて読出すプリフェッチレジスタおよびホールドレ
ジスタを示すポインタを格納するキュー続出ポインタ１
２４と、キュー続出ポインタ１２４の読出しポインタ信
号２１１およびキューカウンタ１２２のカウンタ信号２
１２に基づいて、書込を行うプリフェッチレジスタおよ
びホールドレジスタを示すポインタを格納し書込指示信
号２１３を出力するキュー書込ポインタ１２５と、を備
えて構成されている。
ホールド制御部１３０は、外部からのホールド要求信号
２０１に基づいて、ホールド要求があったか否かを示す
各１ビツトのデータを格納する第１〜第４ホールドレジ
スタＨ−Ｈ４を有するホ−ルドキュー１３１と、ホール
ドキュー１３１にホールド要求信号２０１の有無を書き
込むホールドキュー書込制御部１３２と、キュー読出ポ
インタの読出信号２００に基づいて、第１〜第４ホール
ドレジスタＨ１〜Ｈ４を選択してその内容に応じて命令
実行部１４０に命令実行停止信号２０２を出力するホー
ルドセレクタ部１３３と、を備えて構成されている。
２０１に基づいて、ホールド要求があったか否かを示す
各１ビツトのデータを格納する第１〜第４ホールドレジ
スタＨ−Ｈ４を有するホ−ルドキュー１３１と、ホール
ドキュー１３１にホールド要求信号２０１の有無を書き
込むホールドキュー書込制御部１３２と、キュー読出ポ
インタの読出信号２００に基づいて、第１〜第４ホール
ドレジスタＨ１〜Ｈ４を選択してその内容に応じて命令
実行部１４０に命令実行停止信号２０２を出力するホー
ルドセレクタ部１３３と、を備えて構成されている。
次に、第３図マイクロプロセッサの動作を、第４図のタ
イミングチャートを参照して説明する。
イミングチャートを参照して説明する。
なお、時刻ｔｏにおいて、すてにプリフェッチレジスタ
Ｐ １Ｐ ４には命令が格納され、プリフェッチレジ
スタＰ、Ｐ３は命令書込可能状態にあるものとする。ま
た、各ホールドレジスタＨ１〜Ｈ４にはホールド要求無
しのデータが書き込まれているものとする。
Ｐ １Ｐ ４には命令が格納され、プリフェッチレジ
スタＰ、Ｐ３は命令書込可能状態にあるものとする。ま
た、各ホールドレジスタＨ１〜Ｈ４にはホールド要求無
しのデータが書き込まれているものとする。
時刻１１＋において、命令実行部１４０は、命令プリフ
ェッチ制御部１２０、キュー読出し制御部１２２に命令
要求信号２０６を出力する。キュー読出制御部１２２は
、第４ブリフエツチレジスタに格納された命令の読出し
を行うため、キューカウンタ１２３に読出しカウント信
号１２０を出力し、キュー読出しポインタに読出し制御
信号１２４を出力する。これによりキューカウンタ１２
３は、次に第４ブリフエツチレジスタＰ４の内容が読み
出されることを記憶し、読出し終了後に更新可能である
ことを記憶する。キュー読出しポインタ１２４は第４ブ
リフエツチレジスタＰ４および第４ホールドレジスタを
選択させるための読出指示信号２００を、命令セレクタ
部１１３およびホールドセレクタ部１３３にそれぞれ出
力する。
ェッチ制御部１２０、キュー読出し制御部１２２に命令
要求信号２０６を出力する。キュー読出制御部１２２は
、第４ブリフエツチレジスタに格納された命令の読出し
を行うため、キューカウンタ１２３に読出しカウント信
号１２０を出力し、キュー読出しポインタに読出し制御
信号１２４を出力する。これによりキューカウンタ１２
３は、次に第４ブリフエツチレジスタＰ４の内容が読み
出されることを記憶し、読出し終了後に更新可能である
ことを記憶する。キュー読出しポインタ１２４は第４ブ
リフエツチレジスタＰ４および第４ホールドレジスタを
選択させるための読出指示信号２００を、命令セレクタ
部１１３およびホールドセレクタ部１３３にそれぞれ出
力する。
ホールドセレクタ部１３３は読出し指示信号２００に基
づいて、第４ホールドレジスタＨ４の内容を読み込んで
、ホールド要求があったか否かを判別する。この時、第
４ホールドレジスタＨ４のデータにはホールド要求無し
のデータが書き込まれているので、ホールドセレクタ部
１３３から命令実行停止信号２０２は出力されない。し
たがって、命令セレクタ部１１３は読出し指示信号２１
３に基づいて、第４ブリフエツチレジスタＰ４に格納さ
れた命令を読み込んで命令実行部１４０に出力する。
づいて、第４ホールドレジスタＨ４の内容を読み込んで
、ホールド要求があったか否かを判別する。この時、第
４ホールドレジスタＨ４のデータにはホールド要求無し
のデータが書き込まれているので、ホールドセレクタ部
１３３から命令実行停止信号２０２は出力されない。し
たがって、命令セレクタ部１１３は読出し指示信号２１
３に基づいて、第４ブリフエツチレジスタＰ４に格納さ
れた命令を読み込んで命令実行部１４０に出力する。
これにより命令実行部１４０は第４ブリフエツチレンス
タＰ４に格納されている命令を実行する。
タＰ４に格納されている命令を実行する。
一方、プリフェッチ動作制御部１１４は、キューカウン
タ１２３のカウンタ信号２１２を監視し、命令プリフェ
ッチキュー１１１が命令書込み可能であるか否かを判別
する。これにより、命令プリフェッチキュー１１１が書
込み可能であれば、プリフェッチアドレス出力信号２１
４を外部に出力する。このプリフェッチアドレス出力信
号２１４の値は、プリフェッチ動作制御部１４４内で自
動的に加算動作を行い生成される。また、命令実行部１
４０において分岐命令を実行した場合には、命令実行部
１４０から、プリフェッチアドレス初期値信号２１５に
よりプリフェッチアドレスの初期値がプリフェッチ動作
制御部１１４に通知される。したがって、これを初期値
としてプリフェッチ動作制御部１１４は、順次加算動作
を行うことにより、プリフェッチ・アドレス出力信号２
１４を生成する。
タ１２３のカウンタ信号２１２を監視し、命令プリフェ
ッチキュー１１１が命令書込み可能であるか否かを判別
する。これにより、命令プリフェッチキュー１１１が書
込み可能であれば、プリフェッチアドレス出力信号２１
４を外部に出力する。このプリフェッチアドレス出力信
号２１４の値は、プリフェッチ動作制御部１４４内で自
動的に加算動作を行い生成される。また、命令実行部１
４０において分岐命令を実行した場合には、命令実行部
１４０から、プリフェッチアドレス初期値信号２１５に
よりプリフェッチアドレスの初期値がプリフェッチ動作
制御部１１４に通知される。したがって、これを初期値
としてプリフェッチ動作制御部１１４は、順次加算動作
を行うことにより、プリフェッチ・アドレス出力信号２
１４を生成する。
次に、プリフェッチアドレス出力信号２１４に基づいて
外部から命令入力が行われる。これと同時にプリフェッ
チ動作制御部１１４は、命令書込要求信号２０４をキュ
ー書込制御部１２１に出力する。
外部から命令入力が行われる。これと同時にプリフェッ
チ動作制御部１１４は、命令書込要求信号２０４をキュ
ー書込制御部１２１に出力する。
キュー書込制御部１２１は、命令書込要求信号２０４に
基づいて、第２ブリフエツチレジスタＰ２および第２ホ
ールドレジスタＨ２にデータを書込むための書込制御信
号２０５を書込信号生成部１１２およびホールドキュー
書込制御部１３２のそれぞれに出力する。また、キュー
カウンタ１２３に第２ブリフエツチレジスタＰ２および
第２ホールドレジスタＨ２にデータを書き込むことを通
知する書込カウント信号２０９を出力する。
基づいて、第２ブリフエツチレジスタＰ２および第２ホ
ールドレジスタＨ２にデータを書込むための書込制御信
号２０５を書込信号生成部１１２およびホールドキュー
書込制御部１３２のそれぞれに出力する。また、キュー
カウンタ１２３に第２ブリフエツチレジスタＰ２および
第２ホールドレジスタＨ２にデータを書き込むことを通
知する書込カウント信号２０９を出力する。
これにより書込信号生成部１１２から第２ブリフエツチ
レジスタＰ２に命令を書き込むための書込信号２０３が
出力され、外部から取り込まれた命令が第２ブリフエツ
チレジスタＰ２に格納される。ホールドキュー書込制御
部１３２は、ホールド要求無しのデータを第２ホールド
レジスタＨ２に書き込む。キューカウンタ１２３は、第
２ブリフエツチレジスタおよび第２ホールドレジスタＨ
２にデータが書き込まれたことを記憶する。
レジスタＰ２に命令を書き込むための書込信号２０３が
出力され、外部から取り込まれた命令が第２ブリフエツ
チレジスタＰ２に格納される。ホールドキュー書込制御
部１３２は、ホールド要求無しのデータを第２ホールド
レジスタＨ２に書き込む。キューカウンタ１２３は、第
２ブリフエツチレジスタおよび第２ホールドレジスタＨ
２にデータが書き込まれたことを記憶する。
時刻ｔｌにおいて、命令実行部１４０で第４ブリフエツ
チレジスタに格納されていた命令の実行が終了すると、
命令実行部１４０は、命令プリフェッチ制御部１２０に
命令要求信号を出力するこれにより、上述したような方
法により、第１ブリフエツチレジスタＰ１に格納された
命令を読出して実行する。命令プリフェッチ部１１０は
、第３ブリフエツチレジスタＰ３に外部より命令を取り
込んで格納する。
チレジスタに格納されていた命令の実行が終了すると、
命令実行部１４０は、命令プリフェッチ制御部１２０に
命令要求信号を出力するこれにより、上述したような方
法により、第１ブリフエツチレジスタＰ１に格納された
命令を読出して実行する。命令プリフェッチ部１１０は
、第３ブリフエツチレジスタＰ３に外部より命令を取り
込んで格納する。
これと同時に外部からホールド要求信号２０１が入力さ
れると、ホールドキュー書込制御部１３２は第３ホール
ドレジスタＨ３にホールド要求有りのデータを書き込む
。
れると、ホールドキュー書込制御部１３２は第３ホール
ドレジスタＨ３にホールド要求有りのデータを書き込む
。
時刻ｔ２において、第３ブリフエツチレジスタＰ３およ
び第３ホールドレジスタへのデータの取り込みか終了す
ると、同様にして第４ブリフエツチレジスタＰ４および
第４ホールドレジスタＨ４へのデータの取り込みが行わ
れる。
び第３ホールドレジスタへのデータの取り込みか終了す
ると、同様にして第４ブリフエツチレジスタＰ４および
第４ホールドレジスタＨ４へのデータの取り込みが行わ
れる。
時刻ｔ３において、第１ブリフエツチレジスタＰ１に格
納されていた命令の実行が終了すると、命令実行部１４
０は、上述した方法と同様にして、第２ブリフエツチレ
ジスタに格納されている命令を実行する。命令プリフェ
ッチ部１１０は、第１ブリフエツチレジスタＰ１に外部
より命令を取り込んで格納する。
納されていた命令の実行が終了すると、命令実行部１４
０は、上述した方法と同様にして、第２ブリフエツチレ
ジスタに格納されている命令を実行する。命令プリフェ
ッチ部１１０は、第１ブリフエツチレジスタＰ１に外部
より命令を取り込んで格納する。
時刻ｔ４において、第２ブリフエツチレジスタＰ２に格
納されていた命令の実行が終了すると、ホールドセレク
タ部１３３は読出し指示信号２００に基づいて、第３ホ
ールドレジスタＨ３の内容を読み込んで、ホールド要求
があったか否かを判別する。この時、第３ホールドレジ
スタＨ３のデータにはホールド要求有りのデータが書き
込まれているので、ホールドセレクタ部１３３から命令
実行停止信号２０２が出力される。
納されていた命令の実行が終了すると、ホールドセレク
タ部１３３は読出し指示信号２００に基づいて、第３ホ
ールドレジスタＨ３の内容を読み込んで、ホールド要求
があったか否かを判別する。この時、第３ホールドレジ
スタＨ３のデータにはホールド要求有りのデータが書き
込まれているので、ホールドセレクタ部１３３から命令
実行停止信号２０２が出力される。
したがって、命令実行部１４０は、第３ブリフエツチレ
ジスタＰ３の命令を実行する直前で停止することとなる
。
ジスタＰ３の命令を実行する直前で停止することとなる
。
このようにして、外部から命令の実行を停止したい命令
のホールド要求信号を出力するだけで、実行停止のタイ
ミング調整などを行うこと無く当該命令の実行直前で命
令実行を停止することができ、デバッグ作業が容易に行
えることとなる。
のホールド要求信号を出力するだけで、実行停止のタイ
ミング調整などを行うこと無く当該命令の実行直前で命
令実行を停止することができ、デバッグ作業が容易に行
えることとなる。
以上の実施例においては、命令プリフェッチ手段として
、命令プリフェッチキューを有する場合について説明し
たが、複数のプリフェッチレジスタと、各プリフェッチ
レジスタに格納されている命令に対応するホールド要求
の有無を格納するレジスタを有するように構成すれば、
同様の動作を行わせることができる。
、命令プリフェッチキューを有する場合について説明し
たが、複数のプリフェッチレジスタと、各プリフェッチ
レジスタに格納されている命令に対応するホールド要求
の有無を格納するレジスタを有するように構成すれば、
同様の動作を行わせることができる。
本発明によれば、マイクロプロセッサ内にホールド制御
手段を設けたので、外部に制御用の端子およびタイミン
グ調整のための複雑な外部回路を設けることなく、命令
ヤリフェッチ手段に格納されている所望の命令の実行直
前で実行を停止することができるので、デバッグシステ
ムの簡略化を行うことができる。
手段を設けたので、外部に制御用の端子およびタイミン
グ調整のための複雑な外部回路を設けることなく、命令
ヤリフェッチ手段に格納されている所望の命令の実行直
前で実行を停止することができるので、デバッグシステ
ムの簡略化を行うことができる。
第１図は本発明の原理説明図、
第２図は命令プリフェッチ手段の説明図、第３図は本発
明の実施例のブロック図、第４図は第３図の実施例のタ
イミングチャート、第５図は従来例のブロック図である
。 １・・・マイクロプロセッサ ２・・・命令プリフェッチ手段 ３・・・命令プリフェッチ制御手段 ４・・・命令実行手段 ５・・・ホールド制御手段 ６・・・フェッチアドレス出力信号 ７・・・取出制御信号 ８・・・ホールド要求信号 ９・・・命令実行停止信号 １００・・・マイクロプロセッサ １１０・・・命令プリフェッチ部 １１１・・・命令プリフェッチキュー １２０・・・命令プリフェッチ制御部 １３０・・・ホールド制御部 １４０・・・命令実行部 ２０１・・・ホールド要求信号 ２０２・・・命令実行停止信号
明の実施例のブロック図、第４図は第３図の実施例のタ
イミングチャート、第５図は従来例のブロック図である
。 １・・・マイクロプロセッサ ２・・・命令プリフェッチ手段 ３・・・命令プリフェッチ制御手段 ４・・・命令実行手段 ５・・・ホールド制御手段 ６・・・フェッチアドレス出力信号 ７・・・取出制御信号 ８・・・ホールド要求信号 ９・・・命令実行停止信号 １００・・・マイクロプロセッサ １１０・・・命令プリフェッチ部 １１１・・・命令プリフェッチキュー １２０・・・命令プリフェッチ制御部 １３０・・・ホールド制御部 １４０・・・命令実行部 ２０１・・・ホールド要求信号 ２０２・・・命令実行停止信号
Claims (1)
- 【特許請求の範囲】 外部から命令のプリフェッチを行い複数の命令を格納す
る命令プリフェッチ手段（２、１１０）と、前記命令の
プリフェッチ時に外部にフェッチアドレス出力信号（６
）を出力し、命令取出し時に前記命令プリフェッチ手段
（２、１１０）に命令取出しのための取出制御信号（７
、２００）を出力する命令プリフェッチ制御手段（３、
１２０）と、前記命令プリフェッチ手段（２、１１０）
から取出された命令を実行する命令実行手段（４、１４
０）と、を備え、 前記取出制御信号（７、２００）および外部からのホー
ルド要求信号（８、２０１）に基づいて、前記命令プリ
フェッチ手段（２、１１０）に格納された一の命令の実
行前に命令実行動作を停止させるための命令実行停止信
号（９、２０２）を前記命令実行手段（４、１４０）に
出力するホールド制御手段（５、１３０）を備えたこと
を特徴とするマイクロプロセッサ。
Priority Applications (3)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2050254A JPH03252731A (ja) | 1990-03-01 | 1990-03-01 | マイクロプロセッサ |
| EP19910400578 EP0445042A3 (en) | 1990-03-01 | 1991-03-01 | Microprocessor for evaluating an application system |
| KR1019910003432A KR950001057B1 (ko) | 1990-03-01 | 1991-03-02 | 마이크로 프로세서(micro processor) |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2050254A JPH03252731A (ja) | 1990-03-01 | 1990-03-01 | マイクロプロセッサ |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH03252731A true JPH03252731A (ja) | 1991-11-12 |
Family
ID=12853845
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP2050254A Pending JPH03252731A (ja) | 1990-03-01 | 1990-03-01 | マイクロプロセッサ |
Country Status (3)
| Country | Link |
|---|---|
| EP (1) | EP0445042A3 (ja) |
| JP (1) | JPH03252731A (ja) |
| KR (1) | KR950001057B1 (ja) |
Families Citing this family (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US5435001A (en) * | 1993-07-06 | 1995-07-18 | Tandem Computers Incorporated | Method of state determination in lock-stepped processors |
| FR2720173B1 (fr) * | 1994-05-20 | 1996-08-14 | Sgs Thomson Microelectronics | Circuit intégré comprenant des moyens pour arrêter l'exécution d'un programme d'instructions quand une combinaison de points d'arrêt est vérifiée. |
Family Cites Families (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS5886648A (ja) * | 1981-11-18 | 1983-05-24 | Mitsubishi Electric Corp | トレ−ス装置 |
| EP0306644B1 (en) * | 1987-07-06 | 1997-11-12 | Hitachi, Ltd. | Data processor having a break function |
-
1990
- 1990-03-01 JP JP2050254A patent/JPH03252731A/ja active Pending
-
1991
- 1991-03-01 EP EP19910400578 patent/EP0445042A3/en not_active Withdrawn
- 1991-03-02 KR KR1019910003432A patent/KR950001057B1/ko not_active IP Right Cessation
Also Published As
| Publication number | Publication date |
|---|---|
| EP0445042A3 (en) | 1992-06-03 |
| KR950001057B1 (ko) | 1995-02-08 |
| EP0445042A2 (en) | 1991-09-04 |
| KR910017292A (ko) | 1991-11-05 |
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