JPH0397168A - Digital signal reproducing device - Google Patents

Abstract

PURPOSE:To stably reproduce a digital signal even when it is recorded together with the other signal which is asynchronous with it by reproducing digital data which is reproduced with the aid of generating a sampling clock whose frequency is the same at the time of recording to the digital signal. CONSTITUTION:An arithmetic operation means 110 obtains the accumulated value of the difference between the number of the sampling clocks generated by a VCO (a voltage controlled oscillator) 304 within a prescribe cycle and the information of a sampling number. The control means 105 of the VCO 304 obtains the accumulated value thereof and controls the oscillation frequency of the VCO 304. A frequency divider 305 frequency divides the clock outputted by the VCO 304 to the sampling clock 205a having the same frequency at the time of the recording. Since a means which reproduces the digital data to the digital signal executes the reproducing by using the sampling clock 205a, the digital data becomes neither too much nor too little and the digital signal can be stably reproduced. Thus, the digital signal having the sampling frequency which is asynchronous with the other signal recorded at the same time is stably reproduced without inconvenience such as the occurrence of noise.

Description

【発明の詳細な説明】 ［産業上の利用分野］ この発明は互いに非同期な映像信号とＰＣＭオーディオ
信号が記録された記録媒体からオーディオ信号を再生す
る装置に関する。DETAILED DESCRIPTION OF THE INVENTION [Field of Industrial Application] The present invention relates to an apparatus for reproducing an audio signal from a recording medium on which a mutually asynchronous video signal and PCM audio signal are recorded.

［従来の技術］ 回転ヘッドによってディジタル映像信号またはアナログ
の映像信号とＰＣＭオーディオ信号とを記録再生する場
合、一般にはＰＣＭオーディオ信号の標本化周波数は映
像信号のフィールド周波数またはフレーム周波数Ｃ同期
した周波数が選ばれる。[Prior Art] When recording and reproducing a digital video signal or an analog video signal and a PCM audio signal using a rotating head, the sampling frequency of the PCM audio signal is generally synchronized with the field frequency or frame frequency of the video signal. To be elected.

例えば映像信号の垂直同期周波数が６０ＨＺのとき、標
本化周波数は４８Ｋ｝１２が選ばれる。ところが、ディ
ジタルオーディオインターフェースを介してＰＣＭオー
ディオ信号を記録しようとする場合、その標本化周波数
はＰＣＭオーディオ信号の送出側のクロツクに基づき生
成されるものであるから、記録再生装置の映像信号の標
本化周波数Ｆｆとは同期していない。For example, when the vertical synchronization frequency of the video signal is 60Hz, the sampling frequency is selected to be 48K}12. However, when recording a PCM audio signal via a digital audio interface, the sampling frequency is generated based on the clock on the sending side of the PCM audio signal, so it is difficult to sample the video signal of the recording/playback device. It is not synchronized with frequency Ff.

このような場合の記録再生を行なう装置として特開昭６
１−２８４８７４号公報に示されている再生装置がある
。As a device for recording and reproducing in such cases, Japanese Patent Application Laid-open No. 6
There is a reproducing device disclosed in Japanese Patent No. 1-284874.

第２図は、ＰＣＭオーディオ信号と映像信号が記録でき
るＶＴＲのオーディオ信号処理部を示したブロック回路
図で、記録時には、端子（２０１）よりＥＩＡＪ規格ｃ
ｐ３４０に準拠したディジタルオーディオインターフェ
ースフォーマットで、ＰＣＭオーディオ信号が入力され
、ディジタルインターフェース復調回路（２０２）でも
とのＰＣＭオーディオ信号（２０２ａ）および標本化ク
ロツク（２０２ｂ）が作られる。この標本化クロツク（
２０２ｂ）は、端子（２１３）から入力される映像信号
のフィールド周波数Ｆｆのフィールドクロツク（ｚ１３
ａ）とは非同期である。周波数Ｆｓの標本化クロツク（
２０２ｂ）は、クロツク発生回路（２０５）およびサン
プルカウンタ（２０３）へ供給される。クロツク発生回
路（２０５）は、記録時には標本化クロツク（２０２ｂ
）を、再生時には内部のＰＬＬ回路で生成した標本化ク
ロツクを、それぞれクロツク発生回路（２０５）の出力
（２０５）　として送出する。サンプルカウンタ（２０
３）は、フィールドクロツク（２１３ａ）が入力された
とき、その値がレジスタ（２０４）　にラッチされると
共に、リセットされる。すなわち、垂直同期期間内のサ
ンプル数がレジスタ（２０４）に貯わえられる。Figure 2 is a block circuit diagram showing the audio signal processing section of a VTR that can record PCM audio signals and video signals.
A PCM audio signal is input in a digital audio interface format compliant with P.340, and an original PCM audio signal (202a) and a sampling clock (202b) are generated in a digital interface demodulation circuit (202). This sampling clock (
202b) is the field clock (z13) of the field frequency Ff of the video signal input from the terminal (213).
a) is asynchronous. Sampling clock of frequency Fs (
202b) is supplied to a clock generation circuit (205) and a sample counter (203). The clock generation circuit (205) generates a sampling clock (202b) during recording.
), and during reproduction, the sampling clock generated by the internal PLL circuit is sent out as the output (205) of the clock generation circuit (205). Sample counter (20
3), when the field clock (213a) is input, its value is latched in the register (204) and also reset. That is, the number of samples within the vertical synchronization period is stored in the register (204).

他方、記録信号処理回路（２０６）へ入力されたＰＣＭ
オーディオ信号（２０２ａ）は、垂直同期周期ごとに区
切られ、各垂直同期期間内のＰＣＭオーディオデータを
１ブロックとして誤り訂正符号の付加、インターリーブ
等の処理が施され、レジスタ（２０４）に貯わえられた
サンプル数情報とともに端子（２０７）より出力され、
図示していない記録アンプおよび磁気ヘッドを介して磁
気テープ上に記録される。On the other hand, the PCM input to the recording signal processing circuit (206)
The audio signal (202a) is divided into vertical synchronization periods, and PCM audio data within each vertical synchronization period is treated as one block, subjected to processing such as addition of an error correction code and interleaving, and stored in a register (204). is output from the terminal (207) along with the sample number information,
The information is recorded on a magnetic tape via a recording amplifier and a magnetic head (not shown).

したがって、再生時には、このサンプル数情報を読み取
ることにより、そのサンプル数情報を含む、ブロックの
ＰＣＭオーディオデータのサンプル数がわかる。Therefore, at the time of playback, by reading this sample number information, the number of samples of the PCM audio data of the block including the sample number information can be found.

クロツク発生回路（２１０）は、フィールドクロツク（
２１３ａ）をもとに記録信号処理あるいは再生信号処理
に必要なクロツクを生成する． 一例として、映像信号の垂直同期信号が６０Ｈｚ、オー
ディオの標本化周波数を４８ＫＨＺとじた場合、両信号
が同期している場合は１チャンネルにつき常に１ブロッ
ク８００サンプルであるが、非同期の場合は垂直同期信
号を基準にすると４８ＫＨＺ＋αとなる。このαが２０
０ＰＰＭ程度の差であれば、通常１ブロック８００サン
プルで、数ブロックに１回の割合で８０１サンプルが発
生する。The clock generation circuit (210) generates a field clock (
213a) to generate the clock necessary for recording signal processing or reproduction signal processing. As an example, if the vertical synchronization signal of the video signal is 60Hz and the sampling frequency of the audio is 48KHz, if both signals are synchronized, one block will always have 800 samples per channel, but if they are asynchronous, the vertical synchronization Based on the signal, it is 48KHz+α. This α is 20
If the difference is about 0 PPM, one block usually has 800 samples, and 801 samples occur once every few blocks.

再生時には、図示していない磁気ヘッドで再生された信
号は波形等化等の処理がなされて端子（２０８）より入
力される。再生信号処理回路（２０９）は、１ブロック
を単位として誤り訂正、デインターリーブな行って再生
したＰＣＭオーディオ信号（２０９ａ）を出力するとと
もに、各ブロックの再生したサンプル数情報（２０９ｂ
）を出力・する。Ｄ／Ａ変換回路（２１１）は、再生し
たＰＣＭオーディオ信号（２ｏ９ａ）をアナログ信号に
変換して端子（２１４）から出力する． クロツク発生回路（２０５）は、再生したサンプル数情
報（２０９ｂ）を用いて再生した映像信号とは非同期な
記録時と同じ周波数のサンプリングクロツク（２０５ａ
）を生成して再生信号処理回路（２０９）へ出力する。During reproduction, a signal reproduced by a magnetic head (not shown) undergoes processing such as waveform equalization and is inputted from a terminal (208). The reproduced signal processing circuit (209) outputs a PCM audio signal (209a) which performs error correction and deinterleaving on a block-by-block basis, and outputs the reproduced sample number information (209b) for each block.
) is output. The D/A conversion circuit (211) converts the reproduced PCM audio signal (2o9a) into an analog signal and outputs it from the terminal (214). The clock generation circuit (205) uses the reproduced sample number information (209b) to generate a sampling clock (205a) of the same frequency as that at the time of recording, which is asynchronous to the reproduced video signal.
) is generated and output to the reproduction signal processing circuit (209).

第３図はクロツク発生回路（２０５）のうち再生時に必
要な部分を示したブロック回路図で、（３０２）はフィ
ールドクロツク（２１３ａ）を一方の入力とする位相比
較器、（３０３）はローパスフィルタ、（３０４）は標
本化周波数の２５６倍の発振周波数を有するＶＣＯ（電
圧制御型発振器）　、（３０５）は入力を２５６分周す
る分周器、（３０６）はサンプル数情報（２０９ｂ）に
より１／８００または１／８０１の分周比に選択できる
可変分周器で、これらで従来から知られているＰＬＬ回
路を構成している。Figure 3 is a block circuit diagram showing the parts of the clock generation circuit (205) necessary for reproduction. Filter, (304) is a VCO (voltage controlled oscillator) with an oscillation frequency that is 256 times the sampling frequency, (305) is a frequency divider that divides the input frequency by 256, and (306) is a frequency divider that divides the input frequency by 256. This is a variable frequency divider that can select a frequency division ratio of 1/800 or 1/801, and these constitute a conventionally known PLL circuit.

このクｄツク発生回路（２０５）は、再生信号処理回路
（２０９）で検出されたサンプル数情報（２０９ｂ）に
よって可変分周器（３０６）の分周比を制御し、フィー
ルドクロツク（２１３ａ）と可変分周期（３０Ｂ）の出
力とを位相比較することにより、記録時と同じ周波数Ｆ
ｓの標本化クロツク（２０５ａ）を生戒している。This clock generation circuit (205) controls the frequency division ratio of the variable frequency divider (306) based on the sample number information (209b) detected by the reproduced signal processing circuit (209), and controls the frequency division ratio of the field clock (213a). By comparing the phase with the output of the variable division period (30B), the same frequency F as during recording is obtained.
s sampling clock (205a).

［発明が解決しようとする課題］ 従来のディジタル信号再生装置は、以上のように構成さ
れており、再生したサンプル数情報によってク・ロック
発生回路（２０５）の分周比を変えるだけなので、Ｌ　
Ｐ　Ｆ　（３０３）の時定数を数フィールドにわたる大
きな値を用いて、標本化クロツクの周波数の変化をなめ
らかにした場合、フィールド周波数で変化するサンプル
数情報に対し、所定の発振周波数のクロツクが得られる
以前に次の周期のサンプル数情報により分周比がかわっ
てしまうので、ディジタル信号の再生に供するディジタ
ルデータのサンプルに過不足が生じ、再生されたディジ
タル信号に雑音が生じるという問題点があった。[Problems to be Solved by the Invention] The conventional digital signal reproducing device is configured as described above, and only changes the frequency division ratio of the clock generating circuit (205) depending on the information on the number of reproduced samples.
If the time constant of P F (303) is set to a large value over several fields to smooth out changes in the frequency of the sampling clock, a clock with a predetermined oscillation frequency can be obtained for the sample number information that changes with the field frequency. Since the frequency division ratio changes depending on the information on the number of samples in the next period before the digital signal is reproduced, there is a problem that there is an excess or deficiency in the number of samples of digital data used to reproduce the digital signal, and noise is generated in the reproduced digital signal. Ta.

この発明は上記のような問題点を解消するためになされ
たもので、同時に記録されている他の信号と非同期な標
本化周波数を有するディジタル信号を、雑音発生等の不
都合なしに安定な再生ができるディジタル信号再生装置
を得ることを目的とする。This invention was made in order to solve the above-mentioned problems, and it is possible to stably reproduce a digital signal having a sampling frequency that is asynchronous to other signals recorded at the same time without any problems such as noise generation. The object of the present invention is to obtain a digital signal reproducing device that can perform the following steps.

［課題を解決するための手段］ この発明に係るディジタル信号再生装置は、所定周期ご
とのサンプル数情報とディジタルデータを記録媒体から
再生する手段と、各所定周期ごとに再生されたサンプル
数情報とディジタルデータのサンプル数との誤差をとり
、この誤差の累積値を求める演算手段と、この演算手段
の累積値が０となるようにｖＣＯの発振周波数を制御す
る手段と、このｖＣＯ出力を分周して標本化クロツクを
生成する分周器と、この標本化クロツクにもとづいて再
生されたディジタルデータをディジタル信号に再生する
手段とを備えたものである。[Means for Solving the Problems] A digital signal reproducing device according to the present invention includes means for reproducing sample number information and digital data for each predetermined cycle from a recording medium, and sample number information and digital data reproduced for each predetermined cycle. Calculating means for calculating the cumulative value of this error by calculating the error with the number of samples of digital data; means for controlling the oscillation frequency of the vCO so that the cumulative value of the calculating means becomes 0; and dividing the vCO output. This system is equipped with a frequency divider that generates a sampling clock using a frequency divider, and a means for reproducing digital data reproduced based on the sampling clock into a digital signal.

［作用］ この発明における演算手段は所定周期内のＶＣＯで生成
した標本化クロツク数とサンプル数情報の差の累積値を
求め、ｖＣＯの制御手段は、この累積値がＯとなるよう
にｖＣＯの発振周波数を制御し、分周器はこのｖＣＯの
出力クロツクを記録時と同じ周波数の標本化クロツクに
分周する。ディジタルデータをディジタル信号に再生す
る手段は、この標本化クロツクを用いて再生するので、
ディジタルデータの過不足が生じることがなく、安定し
たディジタル信号の再生を行うことができる。[Operation] The calculation means in this invention calculates the cumulative value of the difference between the number of sampling clocks generated by the VCO within a predetermined period and the sample number information, and the vCO control means controls the vCO so that this cumulative value becomes O. The oscillation frequency is controlled, and the frequency divider divides the output clock of this vCO into a sampling clock having the same frequency as when recording. The means for reproducing digital data into a digital signal uses this sampling clock, so
There is no excess or deficiency of digital data, and stable digital signal reproduction can be performed.

［発明の実施例］ 以下、この発明の一実施例について説明する．第１図に
おいて、（１０１）は減算器で、再生したサンプル数情
報（２０９ｂ）から標本化クロツク（２０５ａ）を計数
するカウンタ（１０２）の計数値を減算する。[Embodiment of the Invention] An embodiment of the invention will be described below. In FIG. 1, (101) is a subtracter that subtracts the count value of a counter (102) that counts the sampling clock (205a) from the reproduced sample number information (209b).

（１０３）は減算器（１０１）　　とレジスタ（ｌ００
の値とを加算する加算器、（１０５）はレジスタ（１０
４）の値によりパルス幅をかえるＰＷＭ回路で、減算器
（１０１）　，カウンタ（１０２）　、加算器（１０３
）　　　レジスタ（１０４）により記録したサンプル数
と、再生して出力したサンプル数との累積誤差を演算す
る演算回路（１１０）を構成し、ＰＷＭ回路（１０５）
と、ＬＰＦ　（３０３）とにより演算回路（１１０）の
出力を電圧値にかえる変換回路（１１１）を構成してい
る。(103) is a subtracter (101) and a register (l00
The adder (105) adds the value of the register (10
4) is a PWM circuit that changes the pulse width depending on the value of the subtracter (101), counter (102), adder (103)
) Constructs an arithmetic circuit (110) that calculates the cumulative error between the number of samples recorded by the register (104) and the number of samples reproduced and output, and a PWM circuit (105).
and the LPF (303) constitute a conversion circuit (111) that converts the output of the arithmetic circuit (110) into a voltage value.

つぎに、動作を説明する。Next, the operation will be explained.

カウンタ（１０２）は、フィールドクロツク（２１３ａ
）でリセットされ、標本化クロツク（２０５ａ）を計数
する。フィールドクロツク（２１３ａ）でリセットされ
る直前の計数値は、垂直同期周期内で出力されたＰＣＭ
オーディオデータのサンプル数である。このカウンタ（
１０２）の出力と、その垂直同期周期のサンプル数情報
（２０９ｂ）との差、すなわち記録したサンプル数との
差が減算器（１０１）で演算される。記録時と同じ標本
化周波数であるなら減算器（１０１）の出力はＯとなる
。加算器（１０３）は、減算器（ｌｏｔ）の出力と、１
つ前の周期までの累積誤差であるレジスタ（１０４）の
値とを加算して再びレジスタ（１０４）へ加算結果を格
納する。レジスタ（１０４）へのデータ取り込みは、フ
ィールドクロツク（２１３ａ）によって垂直同期周期で
行われる。レジスタ（ｔｏ４）に取り込まれた累積誤差
サンプル数は、ＰＷＭ回路（１０５）およびローパスフ
ィルタ（３０３）を経てアナログの電圧値に変換され、
ｖＣＯ（３０４）へ加えられる。The counter (102) is connected to the field clock (213a).
) and counts the sampling clock (205a). The count value immediately before being reset by the field clock (213a) is the PCM value output within the vertical synchronization period.
This is the number of samples of audio data. This counter (
102) and the sample number information (209b) of the vertical synchronization period, that is, the difference between the number of recorded samples is calculated by a subtracter (101). If the sampling frequency is the same as that during recording, the output of the subtracter (101) will be O. The adder (103) outputs the output of the subtracter (lot) and 1
The value of the register (104), which is the cumulative error up to the previous cycle, is added and the addition result is stored in the register (104) again. Data is taken into the register (104) at vertical synchronization cycles by the field clock (213a). The cumulative error sample number taken into the register (to4) is converted to an analog voltage value through a PWM circuit (105) and a low-pass filter (303).
added to vCO (304).

今、サンプル数情報（２０９ｂ）よりカウンタ（１０２
）の計数値が大きい場合、すなわち、記録した時の標本
化周波数より再生時の標本化周波数の方が高い場合、レ
ジスタ（１０４）の値はマイナス値となる。このマイナ
スの値がＰＷＭ回路（１０５）　ｅ人力されるとｖ　ｃ
　ｏ　（３０４）の発振周波数は低くなり、プラスの値
が入力されると、高くなるようにＰＷＭ回路（１０５）
　　　ローバスフィルタ（３０３）およびＶＣ　Ｏ　（
３０４）が構成されており、さらにクロツク生成回路（
２０！Ｉ）はレジスタ（１０４）の値がＯとなるように
動作するフィールドバックルーブが構成されているので
、記録時と同じ周波数の標本化クロツク（２０５ａ）が
生成される。Now, from the sample number information (209b), the counter (102
) is large, that is, when the sampling frequency during reproduction is higher than the sampling frequency during recording, the value of the register (104) becomes a negative value. When this negative value is manually applied to the PWM circuit (105), v c
The oscillation frequency of o (304) becomes low, and when a positive value is input, the oscillation frequency of PWM circuit (105) increases.
Low-pass filter (303) and VC O (
304), and further includes a clock generation circuit (304).
20! Since I) is configured with a field back loop that operates so that the value of the register (104) becomes O, a sampling clock (205a) having the same frequency as that during recording is generated.

なお、ローパスフィルタ（３０３）に時定数の大きいも
のを使用しても、常に累積誤差によりｖＣＯ（３０４）
を制御しているので、サンプル数の過不足は生じない。Note that even if a low-pass filter (303) with a large time constant is used, the vCO (304) will always be affected by the cumulative error.
is controlled, so there will be no excess or deficiency in the number of samples.

なお、上記実施例では、垂直同期信号の周期ごとに減算
器（１０１）とカウンタ（１０２）の減算を行ったが、
垂直同期の周期に限定されるものではなく、その２倍、
３倍の周期で行ってもよい。In the above embodiment, the subtracter (101) and the counter (102) perform subtraction every cycle of the vertical synchronization signal.
It is not limited to the vertical synchronization period, but twice that period,
The cycle may be tripled.

また、カウンタ（１０２）　、減算器（１０１）　、加
算器（１０３）およびレジスタ（１０４）からなる演算
回路（１１０）により記録時と再生時の標本化周波数誤
差の累積値を求めたが、カウンタ（１０２）にサンプル
数情報（２０９ｂ）をロードして標本化クロツク（２０
５ａ）でカウントダウンをさせ、このカウンタ（１０２
）の値を減算器（１０１）の出力のかわりに加算器（１
０３）へ入力する構成としてもよい． また、ＰＷＭ回路（１０５）で誤差サンプル数を一旦パ
ルス幅変調したが、ＤＡコンバータで電圧に変換する構
成としてもよい。In addition, the cumulative value of the sampling frequency error during recording and playback was calculated using an arithmetic circuit (110) consisting of a counter (102), a subtracter (101), an adder (103), and a register (104). (102) is loaded with the sample number information (209b) and the sampling clock (20
5a) to count down, and this counter (102
) is added to the adder (1) instead of the output of the subtracter (101).
03). Further, although the number of error samples is once pulse width modulated in the PWM circuit (105), it may be configured to be converted into a voltage using a DA converter.

さらに、上記実施例では、ＰＣＭオーディオ信号を再生
する例を示したが、他のディジタル信号の再生も同様に
適用できる。Further, in the above embodiment, an example was shown in which a PCM audio signal is reproduced, but the reproduction of other digital signals can be similarly applied.

［発明の効果］ 以上のように、この発明によれば、再生用のクロックを
発生するクロツク発生回路を、記録サンプル数（再生さ
れたサンプル数情報）と、再生されたサンプル数の差が
ＯとなるようにｖＣＯの発振周波数を制御し、記録時と
同じ周波数の標本化クロツクを生成して再生されたディ
ジタルデータをディジタル信号に再生するように構成し
たので、互いに非同期な他の信号とディジタル信号が記
録されていても安定したディジタル信号の再生ができる
ディジタル信号再生装置が得られる効果がある。[Effects of the Invention] As described above, according to the present invention, the clock generation circuit that generates the reproduction clock can be configured such that the difference between the number of recorded samples (information on the number of reproduced samples) and the number of reproduced samples is O. The oscillation frequency of the vCO is controlled so that a sampling clock with the same frequency as that used during recording is generated, and the reproduced digital data is reproduced as a digital signal. This has the effect of providing a digital signal reproducing device that can stably reproduce a digital signal even if the signal is recorded.

【図面の簡単な説明】[Brief explanation of drawings]

第１図はこの発明の要部であるクロツク発生回路の構成
を示すブロック回路図、第２図は従来のディジタル信号
再生装置の構戒を示すブロック回路図、第３図は従来の
ディジタル信号再生装置社おけるクロツク発生回路の構
成を示すブロック回路図である。 （１０１）・・・減算器、（１０２）・・・カウンタ、
（１０３）・・・加算器、（１０４）・・・レジスタ、
（１０５）・・・ＰＷＭ回路、（３０３）　・Ｌ　Ｐ　
Ｆ，　（３０４）−ＶＣＯ，（３０５）・・・分周期、
（１１０）・・・演算回路、（１１１）・・・変換回路
。 なお、図中、同一符号は同一　または相当部分を示す。Fig. 1 is a block circuit diagram showing the configuration of a clock generation circuit which is the main part of the present invention, Fig. 2 is a block circuit diagram showing the structure of a conventional digital signal reproducing device, and Fig. 3 is a block circuit diagram showing the configuration of a conventional digital signal reproducing device. FIG. 2 is a block circuit diagram showing the configuration of a clock generation circuit in an equipment company. (101)...Subtractor, (102)...Counter,
(103)... Adder, (104)... Register,
(105)...PWM circuit, (303) ・LP
F, (304)-VCO, (305)... minute period,
(110)...Arithmetic circuit, (111)...Conversion circuit. In addition, the same symbols in the figures indicate the same or equivalent parts.

Claims (1)

【特許請求の範囲】[Claims] （１）ディジタル信号を所定期間ごとに区切つたディジ
タルデータを当該各所定期間内のディジタルデータのサ
ンプル数を示すサンプル数情報とともに記録媒体に記録
された信号を再生してもとのディジタル信号を出力する
ディジタル信号再生装置であつて、上記記録媒体から各
所定期間ごとのサンプル数情報とディジタルデータとを
再生する手段と、所定期間ごとに再生されたサンプル数
情報とディジタルデータのサンプル数との差を求め、各
所定期間で生じた差の累積値を求める演算手段と、この
演算手段の累積値が０となるように標本化クロックの基
となるクロックを生成するＶＣＯの発振周波数を制御す
る手段と、上記ＶＣＯで生成されたクロックを分周して
標本化クロックを出力する分周器、この標本化クロック
により上記再生されたディジタルデータをディジタル信
号に再生する手段とを備えたディジタル信号再生装置。(1) Digital data obtained by dividing a digital signal into predetermined periods is reproduced along with sample number information indicating the number of samples of digital data within each predetermined period, and the signal recorded on a recording medium is reproduced to output the original digital signal. A digital signal reproducing device comprising means for reproducing sample number information and digital data for each predetermined period from the recording medium, and a difference between the sample number information reproduced for each predetermined period and the number of samples of the digital data. calculation means for determining the cumulative value of the differences occurring in each predetermined period, and means for controlling the oscillation frequency of the VCO that generates the clock that is the basis of the sampling clock so that the cumulative value of the calculation means becomes 0. a frequency divider that divides the clock generated by the VCO and outputs a sampling clock; and a means for reproducing the reproduced digital data into a digital signal using the sampling clock. .