JPH039616A - 組織符号器 - Google Patents
組織符号器Info
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- JPH039616A JPH039616A JP14288389A JP14288389A JPH039616A JP H039616 A JPH039616 A JP H039616A JP 14288389 A JP14288389 A JP 14288389A JP 14288389 A JP14288389 A JP 14288389A JP H039616 A JPH039616 A JP H039616A
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Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
〔概要〕
高符号化率の組織符号を生成する組織符号器に関し、
集積回路化を容易とし、且つ逐次復号器の内部符号器と
しても使用可能とすることを目的とし、入力データと、
該入力データの畳込み処理により生成したパリティビッ
トとからなり、該パリティビットの一部を除去して高符
号化率の組織符号とする組織符号器に於いて、第1.第
2のシフトレジスタと、該第1.第2のシフトレジスタ
のシフトデータから前記パリティビットを生成するパリ
ティ生成回路と、前記第1.第2のシフトレジスタに前
記入力データを切替えてシフトさせると共に、前記パリ
ティ生成回路からのパリティビットの一部を前記第2の
シフトレジスタに切替えてシフトさせる入力切替回路と
を備えて構成した。
しても使用可能とすることを目的とし、入力データと、
該入力データの畳込み処理により生成したパリティビッ
トとからなり、該パリティビットの一部を除去して高符
号化率の組織符号とする組織符号器に於いて、第1.第
2のシフトレジスタと、該第1.第2のシフトレジスタ
のシフトデータから前記パリティビットを生成するパリ
ティ生成回路と、前記第1.第2のシフトレジスタに前
記入力データを切替えてシフトさせると共に、前記パリ
ティ生成回路からのパリティビットの一部を前記第2の
シフトレジスタに切替えてシフトさせる入力切替回路と
を備えて構成した。
本発明は、高符号化率の組織符号を生成する組織符号器
に関するものである。
に関するものである。
衛星通信方式等の回線誤り率の劣化が比較的大きい通信
方式に於いては、誤り訂正能力の大きい畳込み符号が用
いられている。この畳込み符号の一種の組織符号は、デ
ータとそのデータの畳込み処理により生成したパリティ
ビットとを対とした符号であり、1ビツトのデータに対
して1ビツトのパリティビットが付加されるので、符号
化率は1/2となる。この組織符号のパリティビットの
一部を省略することにより、高符号化率の組織符号とす
ることができるものであり、例えば、2ビツト分のパリ
ティビットを省略することにより、符号化率は3/4と
なる。
方式に於いては、誤り訂正能力の大きい畳込み符号が用
いられている。この畳込み符号の一種の組織符号は、デ
ータとそのデータの畳込み処理により生成したパリティ
ビットとを対とした符号であり、1ビツトのデータに対
して1ビツトのパリティビットが付加されるので、符号
化率は1/2となる。この組織符号のパリティビットの
一部を省略することにより、高符号化率の組織符号とす
ることができるものであり、例えば、2ビツト分のパリ
ティビットを省略することにより、符号化率は3/4と
なる。
又送信側の符号器と、畳込み符号の受信復号を行う復号
器の内部符号器とは、同一の処理内容を有するものであ
り、符号器を経済的に実現することが要望されている。
器の内部符号器とは、同一の処理内容を有するものであ
り、符号器を経済的に実現することが要望されている。
組織符号は、例えば、第4図に示すように、入力データ
II+ 12.13. ・・・と、その畳込み処理
により生成したパリティビットP+、PzP 3 +
・・・とを、例えば、I、QチャネルとしてQPSK
変調により送信するものであり、この場合の符号化率は
前述のように1/2となる。
II+ 12.13. ・・・と、その畳込み処理
により生成したパリティビットP+、PzP 3 +
・・・とを、例えば、I、QチャネルとしてQPSK
変調により送信するものであり、この場合の符号化率は
前述のように1/2となる。
このような組織符号に於いて、パリティビットの一部、
例えば、図示のように、2ビツト分のパリティビットP
+ + Pz + P4 + Ps + ・・
・を省略し、入力データのみをチャネルを■、入力デー
タとパリティビットとのチャネルをQとして、QPSK
変調により送信することができる。この場合の符号化率
は3/4となる。
例えば、図示のように、2ビツト分のパリティビットP
+ + Pz + P4 + Ps + ・・
・を省略し、入力データのみをチャネルを■、入力デー
タとパリティビットとのチャネルをQとして、QPSK
変調により送信することができる。この場合の符号化率
は3/4となる。
このような高符号化率の組織符号を作成する為の従来例
を第5図に示す。符号器31はシフトレジスタ33とモ
ジュロ2の加算器34とを有し、この場合の生成多項式
G、/2を、 GI/l = (111011) とした接続構成を示しており、加算器34からパリティ
ビットP+、Pg、 ・・・が出力される。
を第5図に示す。符号器31はシフトレジスタ33とモ
ジュロ2の加算器34とを有し、この場合の生成多項式
G、/2を、 GI/l = (111011) とした接続構成を示しており、加算器34からパリティ
ビットP+、Pg、 ・・・が出力される。
又パンクチャド消去回路32は、パリティビットPI
+ Pt + ・・・の一部を消去し、且つ入力デ
ータの振り分けを行って、第4図について説明したよう
な高符号化率の組織符号をI、Qチャネルとして出力す
る。
+ Pt + ・・・の一部を消去し、且つ入力デ
ータの振り分けを行って、第4図について説明したよう
な高符号化率の組織符号をI、Qチャネルとして出力す
る。
パリティビットの一部を消去する為の構成及び受信側の
復号器の構成は、例えば、特公昭63−7690号公報
にも示されているように、メモリに消去パターンを設定
し、その消去パターンに従ってパリティビットの一部を
消去し、又復号器に於いては、消去パターンと同一の挿
入パターンをメモリに設定し、その挿入パターンに従っ
てダミービットを挿入し、符号化率1/2の組織符号に
戻して復号するものである。
復号器の構成は、例えば、特公昭63−7690号公報
にも示されているように、メモリに消去パターンを設定
し、その消去パターンに従ってパリティビットの一部を
消去し、又復号器に於いては、消去パターンと同一の挿
入パターンをメモリに設定し、その挿入パターンに従っ
てダミービットを挿入し、符号化率1/2の組織符号に
戻して復号するものである。
又ダミービットを挿入することなく復号できるファノ型
の逐次復号器は、例えば、特願昭63−209512号
として、本出願人によって提案されている。この逐次復
号器を簡単に説明すると、第6図に示すように、受信復
調されたI、Qチャネルの受信シンボルを蓄積する為の
バッファメモIJ41と、パス探索に於けるノードのア
ドレスを示すポインタ42と、パリティビットを含むシ
ンボルのアドレスか否か識別して、パリティビットを含
む時は二者択一のパス判定切替信号を出力し、パリティ
ビットを含まない時は四者択−のパス選択切替信号を出
力するパリティビット検出回路43と、パス探索方向と
パス判定切替信号とにより最尤ブランチメトリックと復
号ビットを算出するブランチメトリック演算部44と、
ブランチメトリックを積算してパスメトリックを求め、
闇値との比較結果からパス探索方向を制御する方向制御
回路45と、パスの経歴を示す復号ビットを蓄積するパ
スメモリ46と、復調部からのクロック信号をカウント
して、シンボルアドレスを形成するアドレスカウンタ4
7とを備えている。
の逐次復号器は、例えば、特願昭63−209512号
として、本出願人によって提案されている。この逐次復
号器を簡単に説明すると、第6図に示すように、受信復
調されたI、Qチャネルの受信シンボルを蓄積する為の
バッファメモIJ41と、パス探索に於けるノードのア
ドレスを示すポインタ42と、パリティビットを含むシ
ンボルのアドレスか否か識別して、パリティビットを含
む時は二者択一のパス判定切替信号を出力し、パリティ
ビットを含まない時は四者択−のパス選択切替信号を出
力するパリティビット検出回路43と、パス探索方向と
パス判定切替信号とにより最尤ブランチメトリックと復
号ビットを算出するブランチメトリック演算部44と、
ブランチメトリックを積算してパスメトリックを求め、
闇値との比較結果からパス探索方向を制御する方向制御
回路45と、パスの経歴を示す復号ビットを蓄積するパ
スメモリ46と、復調部からのクロック信号をカウント
して、シンボルアドレスを形成するアドレスカウンタ4
7とを備えている。
前述の構成により、パリティビットを含む時の二者択一
(2パス判定)と、パリティビットを省略している時の
四者択−(4バス判定)とを切替えて、復号速度を向上
させるものであり、ダミービットを挿入しないで復号で
きるシンボル処理型の逐次復号器を実現することができ
る。
(2パス判定)と、パリティビットを省略している時の
四者択−(4バス判定)とを切替えて、復号速度を向上
させるものであり、ダミービットを挿入しないで復号で
きるシンボル処理型の逐次復号器を実現することができ
る。
又第7図は前述の逐次復号器に於けるブランチメトリッ
ク演算部44のブロック図であり、前方ブランチメトリ
ック演算回路51と、後方ブランチメトリック演算回路
52と、内部符号器53とを有し、内部符号器53は、
シフトレジスタ54.55と、フリップフロップ(FF
)58〜61と、セレクタ62.63と、加算器とから
構成されており、シフトレジスタ54.55と加算器と
は、送信側の符号器と同様な接続構成を有するものであ
り、例えば、第5図に示す符号器31に於ける構成と同
様な接続構成となっている。又5657はフリップフロ
ップ(F F)である。
ク演算部44のブロック図であり、前方ブランチメトリ
ック演算回路51と、後方ブランチメトリック演算回路
52と、内部符号器53とを有し、内部符号器53は、
シフトレジスタ54.55と、フリップフロップ(FF
)58〜61と、セレクタ62.63と、加算器とから
構成されており、シフトレジスタ54.55と加算器と
は、送信側の符号器と同様な接続構成を有するものであ
り、例えば、第5図に示す符号器31に於ける構成と同
様な接続構成となっている。又5657はフリップフロ
ップ(F F)である。
前方ブランチメトリック演算回路51から■。
Qチャネルの復号ビットと、前方ブランチメトリックと
が出力され、I、Qチャネルの復号ビットは、内部符号
器53のシフトレジスタ54.55に加えられ、前進に
よるパス探索時は、フリップフロップ58.59を介し
てパスメモリ46に■、Qチャネルの復号ビットとして
加えられる。又後進によるパス探索時は、パスメモリ4
6からの復号ビットがセレクタ62.63とフリップフ
ロップ59.60とを介してシフトレジスタ54゜55
に加えられ、逆方向にシフトされる。又シフトレジスタ
54.55のシフト内容に従った■。
が出力され、I、Qチャネルの復号ビットは、内部符号
器53のシフトレジスタ54.55に加えられ、前進に
よるパス探索時は、フリップフロップ58.59を介し
てパスメモリ46に■、Qチャネルの復号ビットとして
加えられる。又後進によるパス探索時は、パスメモリ4
6からの復号ビットがセレクタ62.63とフリップフ
ロップ59.60とを介してシフトレジスタ54゜55
に加えられ、逆方向にシフトされる。又シフトレジスタ
54.55のシフト内容に従った■。
Qチャネル対応の再符号化信号は、前方ブランチメトリ
ック演算回路51と後方ブランチメトリック演算回路5
2とに加えられる。
ック演算回路51と後方ブランチメトリック演算回路5
2とに加えられる。
従来例の高符号化率の組織符号を生成する為の構成は、
第5図に示すように、符号化率1/2の組織符号を生成
する符号器31と、パリティビットの一部を消去するパ
ンクチャド消去回路33とを必要とするものであり、構
成が複雑となると共に、符号化処理の高速化が容易でな
い欠点があった。
第5図に示すように、符号化率1/2の組織符号を生成
する符号器31と、パリティビットの一部を消去するパ
ンクチャド消去回路33とを必要とするものであり、構
成が複雑となると共に、符号化処理の高速化が容易でな
い欠点があった。
又高符号化率の組織符号を復号する場合、ダミービット
を挿入して符号化率1/2の組織符号に戻し、最尤復号
手段により復号する方式が一般的であり、ダミービット
を挿入することによる高速復号が容易でない欠点があり
、これに対して、第6図及び第7図に示す先に提案した
逐次復号器に於いては、ダミービットを挿入しないので
、高速復号が可能となる。
を挿入して符号化率1/2の組織符号に戻し、最尤復号
手段により復号する方式が一般的であり、ダミービット
を挿入することによる高速復号が容易でない欠点があり
、これに対して、第6図及び第7図に示す先に提案した
逐次復号器に於いては、ダミービットを挿入しないので
、高速復号が可能となる。
又前述の符号器及び復号器は、それぞれ1チツプに集積
回路化されるものであり、符号器と復号器の内部符号器
との構成が、同一の生成多項式に基づいたものであるこ
とが必要であり、従って・この生成多項式又は符号化率
を変更する毎に、符号器及び復号器を再開発する必要が
生じるので・コス°ドアツブとなる欠点があった。
回路化されるものであり、符号器と復号器の内部符号器
との構成が、同一の生成多項式に基づいたものであるこ
とが必要であり、従って・この生成多項式又は符号化率
を変更する毎に、符号器及び復号器を再開発する必要が
生じるので・コス°ドアツブとなる欠点があった。
本発明は、集積回路化を容易とし、且つ逐次復号器の内
部符号器としても使用可能とすることを目的とするもの
である。
部符号器としても使用可能とすることを目的とするもの
である。
本発明の組織符号器は、高符号化率の組織符号を直接的
に生成するシンボル処理型の組織符号器であり、第1図
を参照して説明する。
に生成するシンボル処理型の組織符号器であり、第1図
を参照して説明する。
入力データと、この入力データの畳込み処理により生成
したパリティビットとからなり、そのパリティビットの
一部を除去して高符号化率の組織符号とする組織符号器
に於いて、第1.第2のシフトレジスタ1,2と、この
第1.第2のシフトレジスタ1,2のシフトデータから
パリティビットを生成するパリティ生成回路3と、第1
.第2のシフトレジスタ1,2に入力データを切替えて
シフトさせると共に、パリティ生成回路3からのパリテ
ィビットの一部を第2のシフトレジスタ2に切替えてシ
フトさせる入力切替回路4とから構成したものである。
したパリティビットとからなり、そのパリティビットの
一部を除去して高符号化率の組織符号とする組織符号器
に於いて、第1.第2のシフトレジスタ1,2と、この
第1.第2のシフトレジスタ1,2のシフトデータから
パリティビットを生成するパリティ生成回路3と、第1
.第2のシフトレジスタ1,2に入力データを切替えて
シフトさせると共に、パリティ生成回路3からのパリテ
ィビットの一部を第2のシフトレジスタ2に切替えてシ
フトさせる入力切替回路4とから構成したものである。
パリティ生成回路3は、シフトレジスタ1,2のシフト
データを基に畳込み処理によりパリティビットを生成し
、入力切替回路4を介して第2のシフトレジスタ2に入
力させるものであり、従って、入力切替回路4により、
入力データ対応のパリティビットの一部が消去され、又
入力データが第1.第2のシフトレジスタ1.2に振り
分けられるから、第1.第2のシフトレジスタ1.2か
らI、Qチャネルの符号化出力が得られる。
データを基に畳込み処理によりパリティビットを生成し
、入力切替回路4を介して第2のシフトレジスタ2に入
力させるものであり、従って、入力切替回路4により、
入力データ対応のパリティビットの一部が消去され、又
入力データが第1.第2のシフトレジスタ1.2に振り
分けられるから、第1.第2のシフトレジスタ1.2か
らI、Qチャネルの符号化出力が得られる。
以下図面を参照して本発明の実施例について詳細に説明
する。
する。
第2図は本発明の実施例のブロック図であり、11.1
2は第1.第2のシフトレジスタ、13.14.15は
モジュロ2の加算器、16.17はフリップフロップ、
18はセレクタ、19は分周器、20は切替スイッチで
あって、フリップフロップ16.17とセレクタ18と
分周器19とにより、第1図の入力切替回路4を構成し
、加算器13,14.15により第1図のパリティ生成
回路3を構成している。又シフトレジスタ11゜12は
、第1図の第1.第2のシフトレジスタ1.2に対応し
、符号化率3/4の組織符号を形成する構成を示すもの
である。
2は第1.第2のシフトレジスタ、13.14.15は
モジュロ2の加算器、16.17はフリップフロップ、
18はセレクタ、19は分周器、20は切替スイッチで
あって、フリップフロップ16.17とセレクタ18と
分周器19とにより、第1図の入力切替回路4を構成し
、加算器13,14.15により第1図のパリティ生成
回路3を構成している。又シフトレジスタ11゜12は
、第1図の第1.第2のシフトレジスタ1.2に対応し
、符号化率3/4の組織符号を形成する構成を示すもの
である。
入力データはフリップフロップ16のデータ端子りに加
えられ、このデータに同期したデータクロック信号aは
フリップフロップ16.17のクロック端子CKに加え
られる。又フリップフロップ16の出力端子Q1は、フ
リップフロップ17のデータ端子りとセレクタ18の入
力端子2Bと接続されている。
えられ、このデータに同期したデータクロック信号aは
フリップフロップ16.17のクロック端子CKに加え
られる。又フリップフロップ16の出力端子Q1は、フ
リップフロップ17のデータ端子りとセレクタ18の入
力端子2Bと接続されている。
又切替スイッチ20は、連動動作して組織符号器として
使用する時に、セレクタ18の端子IY、2Yに実線で
示すように切替接続され、逐次復号器の内部符号器とし
て使用する時に点線位置に切替接続されるものである。
使用する時に、セレクタ18の端子IY、2Yに実線で
示すように切替接続され、逐次復号器の内部符号器とし
て使用する時に点線位置に切替接続されるものである。
又セレクタ18は、モデムクロック信号すを分周器19
により分周した信号りにより切替動作され、入力端子2
Aに加えられた信号dと、入力端子2Bに加えられた信
号Cとの何れか一方を出力端子2Yに切替出力し、且つ
入力端子IAに加えられた信号e (パリティビット)
と、入力端子IBに加えられた信号dとの何れか一方を
出力端子IYに切替出力するものである。
により分周した信号りにより切替動作され、入力端子2
Aに加えられた信号dと、入力端子2Bに加えられた信
号Cとの何れか一方を出力端子2Yに切替出力し、且つ
入力端子IAに加えられた信号e (パリティビット)
と、入力端子IBに加えられた信号dとの何れか一方を
出力端子IYに切替出力するものである。
又シフトレジスタ11.12は、モデムクロック信号す
に従ってシフト動作を行うものであり、シフト方向制御
信号(図示を省略)により、シフト方向を反転するよう
に制御することも可能である。即ち、シフトレジスタ1
1..12は双方向シフトが可能の構成とするものであ
る。
に従ってシフト動作を行うものであり、シフト方向制御
信号(図示を省略)により、シフト方向を反転するよう
に制御することも可能である。即ち、シフトレジスタ1
1..12は双方向シフトが可能の構成とするものであ
る。
符号化率1/2の組織符号の生成多項式G、/2を、
C+/z = (a + at as−−−a
n ) −(1)とし、変換の単位行列を
A、Bとし、零行列を0とすると、 第1のシフトレジスタ11のシフトデータに対する生成
多項式〇、は、 となる。即ち、加算器13の出力信号と、加算器14の
出力信号とを加算器15により加算することにより、(
4)式の生成多項式Gに従ったパリティビットを生成す
ることができる。
n ) −(1)とし、変換の単位行列を
A、Bとし、零行列を0とすると、 第1のシフトレジスタ11のシフトデータに対する生成
多項式〇、は、 となる。即ち、加算器13の出力信号と、加算器14の
出力信号とを加算器15により加算することにより、(
4)式の生成多項式Gに従ったパリティビットを生成す
ることができる。
第2図に於いて、符号化率1/2から符号化率3/4に
変換するフォーマットを次のように定義すると、 文筆2のシフトレジスタ12のシフトデータに対する生
成多項式G2は、 変換の単位行列A、B、Oは、次のようになる。
変換するフォーマットを次のように定義すると、 文筆2のシフトレジスタ12のシフトデータに対する生
成多項式G2は、 変換の単位行列A、B、Oは、次のようになる。
となる。従って、パリティビットの生成多項式Gは、
G = C+ + Gz
−(41
従って、加算器13による生成多項式G、は、G+/l
= (a+ az−a、l)= (111011)
とすると、 =(1101) −・(8)
又加算器14による生成多項式G2は、=(0101) ・−(9) となり・シフトレジスタ11.12と加算器1314と
の接続構成を示すものとなる。
= (a+ az−a、l)= (111011)
とすると、 =(1101) −・(8)
又加算器14による生成多項式G2は、=(0101) ・−(9) となり・シフトレジスタ11.12と加算器1314と
の接続構成を示すものとなる。
前述の構成の組織符号器を集積回路化しておくことによ
り、第7図に示す復号器に於ける内部符号器53に適用
することができる。その場合、切替スイッチ20を点線
位置に切替えて、前方ブランチメトリック演算回路51
に接続し、シフトレジスタ11.12の出力側をパスメ
モリに接続することになる。
り、第7図に示す復号器に於ける内部符号器53に適用
することができる。その場合、切替スイッチ20を点線
位置に切替えて、前方ブランチメトリック演算回路51
に接続し、シフトレジスタ11.12の出力側をパスメ
モリに接続することになる。
第3図は本発明の実施例の動作説明図であり、(a)は
データクロック信号a、(b)はモデムクロック信号b
、(e)はフリップフロップ16の出力端子Q1の出力
信号C1(dlはフリップフロップ17の出力端子Q2
の出力信号d、(e)は加算器15の出力信号のパリテ
ィビットe、ff)は第1のシフトレジスタ11に加え
られる信号f 、(g)は第2のシフトレジスタ12に
加えられる信号g、(hlはモデムクロック信号すを分
周する分周器19の出力信号りを示す。
データクロック信号a、(b)はモデムクロック信号b
、(e)はフリップフロップ16の出力端子Q1の出力
信号C1(dlはフリップフロップ17の出力端子Q2
の出力信号d、(e)は加算器15の出力信号のパリテ
ィビットe、ff)は第1のシフトレジスタ11に加え
られる信号f 、(g)は第2のシフトレジスタ12に
加えられる信号g、(hlはモデムクロック信号すを分
周する分周器19の出力信号りを示す。
セレクタ18は、分周出力信号りが“1”の時に入力端
子IA、2Aを選択して、パリティビットeを切替スイ
ッチ20を介してシフトレジスタ12に入力し、且つフ
リップフロップ17の出力信号dを切替スイッチ20を
介してシフトレジスタ11に入力する。又分周出力信号
りが“0”の時に入力端子IB、2Bを選択して、フリ
ップフロップ17の出力信号dを切替スイッチ20を介
してシフトレジスタ12に入力し、フリップフロップ1
6の出力信号Cを切替スイッチ20を介してシフトレジ
スタ11に人力する。
子IA、2Aを選択して、パリティビットeを切替スイ
ッチ20を介してシフトレジスタ12に入力し、且つフ
リップフロップ17の出力信号dを切替スイッチ20を
介してシフトレジスタ11に入力する。又分周出力信号
りが“0”の時に入力端子IB、2Bを選択して、フリ
ップフロップ17の出力信号dを切替スイッチ20を介
してシフトレジスタ12に入力し、フリップフロップ1
6の出力信号Cを切替スイッチ20を介してシフトレジ
スタ11に人力する。
フリップフロップ16.17は、(a)に示すデータク
ロック信号aの立上りで動作し、又シフトレジスタ11
.12は、(b)に示すモデムクロック信号すの立上り
でシフト動作を行うものであり、従って、入力データが
II+ rZ+ I’l、 ・・・の場合に、フ
リップフロップ16の出力信号Cは(C)に示すものと
なり、フリップフロップ17の出力信号dは(dlに示
すように、1モデムクロック信号すだけ遅れたものとな
る。
ロック信号aの立上りで動作し、又シフトレジスタ11
.12は、(b)に示すモデムクロック信号すの立上り
でシフト動作を行うものであり、従って、入力データが
II+ rZ+ I’l、 ・・・の場合に、フ
リップフロップ16の出力信号Cは(C)に示すものと
なり、フリップフロップ17の出力信号dは(dlに示
すように、1モデムクロック信号すだけ遅れたものとな
る。
又加算器15からのパリティピントeは、(Qlに示す
ものとなり、セレクタ1日の入力端子IAに加えられる
。従って、シフトレジスタ11.12には、セレクタ1
8により順次切替出力される信号が人力されるから、シ
フトレジスタ11には、(C)、 (dlからの一点鎖
線矢印で示すように切替入力され、(f)に示すように
、Iz、Tff+ Is、Ib・・・となり、又シフ
トレジスタ12には、(dl、(e)から−点鎖線矢印
で示すように切替入力されて、(g)に示すように、I
t、r*、IS+ r6・・・となる。従って、符号
化率1/2の組織符号に一旦変換することなく、符号化
率3/4の高符号化率組織符号に変換することができる
。
ものとなり、セレクタ1日の入力端子IAに加えられる
。従って、シフトレジスタ11.12には、セレクタ1
8により順次切替出力される信号が人力されるから、シ
フトレジスタ11には、(C)、 (dlからの一点鎖
線矢印で示すように切替入力され、(f)に示すように
、Iz、Tff+ Is、Ib・・・となり、又シフ
トレジスタ12には、(dl、(e)から−点鎖線矢印
で示すように切替入力されて、(g)に示すように、I
t、r*、IS+ r6・・・となる。従って、符号
化率1/2の組織符号に一旦変換することなく、符号化
率3/4の高符号化率組織符号に変換することができる
。
本発明は、前述の実施例にのみ限定°されるものではな
く、種々付加変更することができるものであり、例えば
、実施例以外の生成多項式を用いることも可能である。
く、種々付加変更することができるものであり、例えば
、実施例以外の生成多項式を用いることも可能である。
以上説明したように、本発明は、第1.第2のシフトレ
ジスタ1,2と、パリティ生成回路3と、人力切替回路
4とを備え、この入力切替回路4により入力データを第
1.第2のシフトレジスタ1,2に振り分けて入力する
と共に、パリティ生成回路3からのパリティビットを、
第2のシフトレジスタ2に切替えて入力するものであり
、符号化率1/2の組織符号に変換することなく、直接
的に高符号化率の組織符号に変換することができる。従
って、高速処理が可能となり、且つ従来例に於けるパン
クチャド消去回路を省略することができることにより、
集積回路化も容易となる。
ジスタ1,2と、パリティ生成回路3と、人力切替回路
4とを備え、この入力切替回路4により入力データを第
1.第2のシフトレジスタ1,2に振り分けて入力する
と共に、パリティ生成回路3からのパリティビットを、
第2のシフトレジスタ2に切替えて入力するものであり
、符号化率1/2の組織符号に変換することなく、直接
的に高符号化率の組織符号に変換することができる。従
って、高速処理が可能となり、且つ従来例に於けるパン
クチャド消去回路を省略することができることにより、
集積回路化も容易となる。
又m織符号器を集積回路化し、復号器に於ける内部符号
器に適用することにより、符号形式の変更等に於いても
、符号器として開発すれば良いことになり、コストダウ
ンを図ることができる利点がある。
器に適用することにより、符号形式の変更等に於いても
、符号器として開発すれば良いことになり、コストダウ
ンを図ることができる利点がある。
第1図は本発明の原理説明図、第2図は本発明の実施例
のブロック図、第3図は本発明の実施例の動作説明図、
第4図は高符号化率の組織符号の説明図、第5図は従来
例の説明図、第6図は逐次復号器のブロック図、第7図
はブランチメトリック演算部のブロック図である。 1.2は第1.第2のシフトレジスタ、3はパリティ生
成回路、4は入力切替回路である。
のブロック図、第3図は本発明の実施例の動作説明図、
第4図は高符号化率の組織符号の説明図、第5図は従来
例の説明図、第6図は逐次復号器のブロック図、第7図
はブランチメトリック演算部のブロック図である。 1.2は第1.第2のシフトレジスタ、3はパリティ生
成回路、4は入力切替回路である。
Claims (1)
- 【特許請求の範囲】 入力データと、該入力データの畳込み処理により生成し
たパリテイビットとからなり、該パリテイビットの一部
を除去して高符号化率の組織符号とする組織符号器に於
いて、 第1、第2のシフトレジスタ(1、2)と、該第1、第
2のシフトレジスタ(1、2)のシフトデータから前記
パリテイビットを生成するパリテイ生成回路(3)と、 前記第1、第2のシフトレジスタ(1、2)に前記入力
データを切替えてシフトさせると共に、前記パリテイ生
成回路(3)からのパリテイビットの一部を前記第2の
シフトレジスタ(2)に切替えてシフトさせる入力切替
回路(4)と を備えたことを特徴とする組織符号器。
Priority Applications (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP14288389A JPH039616A (ja) | 1989-06-07 | 1989-06-07 | 組織符号器 |
Applications Claiming Priority (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP14288389A JPH039616A (ja) | 1989-06-07 | 1989-06-07 | 組織符号器 |
Publications (1)
Publication Number | Publication Date |
---|---|
JPH039616A true JPH039616A (ja) | 1991-01-17 |
Family
ID=15325813
Family Applications (1)
Application Number | Title | Priority Date | Filing Date |
---|---|---|---|
JP14288389A Pending JPH039616A (ja) | 1989-06-07 | 1989-06-07 | 組織符号器 |
Country Status (1)
Country | Link |
---|---|
JP (1) | JPH039616A (ja) |
-
1989
- 1989-06-07 JP JP14288389A patent/JPH039616A/ja active Pending
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