JPH039616A - 組織符号器 - Google Patents

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 〔概要〕 高符号化率の組織符号を生成する組織符号器に関し、 集積回路化を容易とし、且つ逐次復号器の内部符号器と
しても使用可能とすることを目的とし、入力データと、
該入力データの畳込み処理により生成したパリティビッ
トとからなり、該パリティビットの一部を除去して高符
号化率の組織符号とする組織符号器に於いて、第１．第
２のシフトレジスタと、該第１．第２のシフトレジスタ
のシフトデータから前記パリティビットを生成するパリ
ティ生成回路と、前記第１．第２のシフトレジスタに前
記入力データを切替えてシフトさせると共に、前記パリ
ティ生成回路からのパリティビットの一部を前記第２の
シフトレジスタに切替えてシフトさせる入力切替回路と
を備えて構成した。

〔産業上の利用分野〕

本発明は、高符号化率の組織符号を生成する組織符号器
に関するものである。

衛星通信方式等の回線誤り率の劣化が比較的大きい通信
方式に於いては、誤り訂正能力の大きい畳込み符号が用
いられている。この畳込み符号の一種の組織符号は、デ
ータとそのデータの畳込み処理により生成したパリティ
ビットとを対とした符号であり、１ビツトのデータに対
して１ビツトのパリティビットが付加されるので、符号
化率は１／２となる。この組織符号のパリティビットの
一部を省略することにより、高符号化率の組織符号とす
ることができるものであり、例えば、２ビツト分のパリ
ティビットを省略することにより、符号化率は３／４と
なる。

又送信側の符号器と、畳込み符号の受信復号を行う復号
器の内部符号器とは、同一の処理内容を有するものであ
り、符号器を経済的に実現することが要望されている。

〔従来の技術〕

組織符号は、例えば、第４図に示すように、入力データ
ＩＩ＋　　１２．１３．　　・・・と、その畳込み処理
により生成したパリティビットＰ＋、ＰｚＰ　３　＋　
　・・・とを、例えば、Ｉ、ＱチャネルとしてＱＰＳＫ
変調により送信するものであり、この場合の符号化率は
前述のように１／２となる。

このような組織符号に於いて、パリティビットの一部、
例えば、図示のように、２ビツト分のパリティビットＰ
＋　＋　　Ｐｚ　＋　　Ｐ４　＋　　Ｐｓ　＋　　・・
・を省略し、入力データのみをチャネルを■、入力デー
タとパリティビットとのチャネルをＱとして、ＱＰＳＫ
変調により送信することができる。この場合の符号化率
は３／４となる。

このような高符号化率の組織符号を作成する為の従来例
を第５図に示す。符号器３１はシフトレジスタ３３とモ
ジュロ２の加算器３４とを有し、この場合の生成多項式
Ｇ、／２を、 ＧＩ／ｌ　＝　（１１１０１１） とした接続構成を示しており、加算器３４からパリティ
ビットＰ＋、Ｐｇ、　　・・・が出力される。

又パンクチャド消去回路３２は、パリティビットＰＩ　
＋　　Ｐｔ　＋　　・・・の一部を消去し、且つ入力デ
ータの振り分けを行って、第４図について説明したよう
な高符号化率の組織符号をＩ、Ｑチャネルとして出力す
る。

パリティビットの一部を消去する為の構成及び受信側の
復号器の構成は、例えば、特公昭６３−７６９０号公報
にも示されているように、メモリに消去パターンを設定
し、その消去パターンに従ってパリティビットの一部を
消去し、又復号器に於いては、消去パターンと同一の挿
入パターンをメモリに設定し、その挿入パターンに従っ
てダミービットを挿入し、符号化率１／２の組織符号に
戻して復号するものである。

又ダミービットを挿入することなく復号できるファノ型
の逐次復号器は、例えば、特願昭６３−２０９５１２号
として、本出願人によって提案されている。この逐次復
号器を簡単に説明すると、第６図に示すように、受信復
調されたＩ、Ｑチャネルの受信シンボルを蓄積する為の
バッファメモＩＪ４１と、パス探索に於けるノードのア
ドレスを示すポインタ４２と、パリティビットを含むシ
ンボルのアドレスか否か識別して、パリティビットを含
む時は二者択一のパス判定切替信号を出力し、パリティ
ビットを含まない時は四者択−のパス選択切替信号を出
力するパリティビット検出回路４３と、パス探索方向と
パス判定切替信号とにより最尤ブランチメトリックと復
号ビットを算出するブランチメトリック演算部４４と、
ブランチメトリックを積算してパスメトリックを求め、
闇値との比較結果からパス探索方向を制御する方向制御
回路４５と、パスの経歴を示す復号ビットを蓄積するパ
スメモリ４６と、復調部からのクロック信号をカウント
して、シンボルアドレスを形成するアドレスカウンタ４
７とを備えている。

前述の構成により、パリティビットを含む時の二者択一
（２パス判定）と、パリティビットを省略している時の
四者択−（４バス判定）とを切替えて、復号速度を向上
させるものであり、ダミービットを挿入しないで復号で
きるシンボル処理型の逐次復号器を実現することができ
る。

又第７図は前述の逐次復号器に於けるブランチメトリッ
ク演算部４４のブロック図であり、前方ブランチメトリ
ック演算回路５１と、後方ブランチメトリック演算回路
５２と、内部符号器５３とを有し、内部符号器５３は、
シフトレジスタ５４．５５と、フリップフロップ（ＦＦ
）５８〜６１と、セレクタ６２．６３と、加算器とから
構成されており、シフトレジスタ５４．５５と加算器と
は、送信側の符号器と同様な接続構成を有するものであ
り、例えば、第５図に示す符号器３１に於ける構成と同
様な接続構成となっている。又５６５７はフリップフロ
ップ（Ｆ　Ｆ）である。

前方ブランチメトリック演算回路５１から■。

Ｑチャネルの復号ビットと、前方ブランチメトリックと
が出力され、Ｉ、Ｑチャネルの復号ビットは、内部符号
器５３のシフトレジスタ５４．５５に加えられ、前進に
よるパス探索時は、フリップフロップ５８．５９を介し
てパスメモリ４６に■、Ｑチャネルの復号ビットとして
加えられる。又後進によるパス探索時は、パスメモリ４
６からの復号ビットがセレクタ６２．６３とフリップフ
ロップ５９．６０とを介してシフトレジスタ５４゜５５
に加えられ、逆方向にシフトされる。又シフトレジスタ
５４．５５のシフト内容に従った■。

Ｑチャネル対応の再符号化信号は、前方ブランチメトリ
ック演算回路５１と後方ブランチメトリック演算回路５
２とに加えられる。

〔発明が解決しようとする課題〕

従来例の高符号化率の組織符号を生成する為の構成は、
第５図に示すように、符号化率１／２の組織符号を生成
する符号器３１と、パリティビットの一部を消去するパ
ンクチャド消去回路３３とを必要とするものであり、構
成が複雑となると共に、符号化処理の高速化が容易でな
い欠点があった。

又高符号化率の組織符号を復号する場合、ダミービット
を挿入して符号化率１／２の組織符号に戻し、最尤復号
手段により復号する方式が一般的であり、ダミービット
を挿入することによる高速復号が容易でない欠点があり
、これに対して、第６図及び第７図に示す先に提案した
逐次復号器に於いては、ダミービットを挿入しないので
、高速復号が可能となる。

又前述の符号器及び復号器は、それぞれ１チツプに集積
回路化されるものであり、符号器と復号器の内部符号器
との構成が、同一の生成多項式に基づいたものであるこ
とが必要であり、従って・この生成多項式又は符号化率
を変更する毎に、符号器及び復号器を再開発する必要が
生じるので・コス°ドアツブとなる欠点があった。

本発明は、集積回路化を容易とし、且つ逐次復号器の内
部符号器としても使用可能とすることを目的とするもの
である。

〔課題を解決するための手段〕

本発明の組織符号器は、高符号化率の組織符号を直接的
に生成するシンボル処理型の組織符号器であり、第１図
を参照して説明する。

入力データと、この入力データの畳込み処理により生成
したパリティビットとからなり、そのパリティビットの
一部を除去して高符号化率の組織符号とする組織符号器
に於いて、第１．第２のシフトレジスタ１，２と、この
第１．第２のシフトレジスタ１，２のシフトデータから
パリティビットを生成するパリティ生成回路３と、第１
．第２のシフトレジスタ１，２に入力データを切替えて
シフトさせると共に、パリティ生成回路３からのパリテ
ィビットの一部を第２のシフトレジスタ２に切替えてシ
フトさせる入力切替回路４とから構成したものである。

〔作用〕

パリティ生成回路３は、シフトレジスタ１，２のシフト
データを基に畳込み処理によりパリティビットを生成し
、入力切替回路４を介して第２のシフトレジスタ２に入
力させるものであり、従って、入力切替回路４により、
入力データ対応のパリティビットの一部が消去され、又
入力データが第１．第２のシフトレジスタ１．２に振り
分けられるから、第１．第２のシフトレジスタ１．２か
らＩ、Ｑチャネルの符号化出力が得られる。

〔実施例〕

以下図面を参照して本発明の実施例について詳細に説明
する。

第２図は本発明の実施例のブロック図であり、１１．１
２は第１．第２のシフトレジスタ、１３．１４．１５は
モジュロ２の加算器、１６．１７はフリップフロップ、
１８はセレクタ、１９は分周器、２０は切替スイッチで
あって、フリップフロップ１６．１７とセレクタ１８と
分周器１９とにより、第１図の入力切替回路４を構成し
、加算器１３，１４．１５により第１図のパリティ生成
回路３を構成している。又シフトレジスタ１１゜１２は
、第１図の第１．第２のシフトレジスタ１．２に対応し
、符号化率３／４の組織符号を形成する構成を示すもの
である。

入力データはフリップフロップ１６のデータ端子りに加
えられ、このデータに同期したデータクロック信号ａは
フリップフロップ１６．１７のクロック端子ＣＫに加え
られる。又フリップフロップ１６の出力端子Ｑ１は、フ
リップフロップ１７のデータ端子りとセレクタ１８の入
力端子２Ｂと接続されている。

又切替スイッチ２０は、連動動作して組織符号器として
使用する時に、セレクタ１８の端子ＩＹ、２Ｙに実線で
示すように切替接続され、逐次復号器の内部符号器とし
て使用する時に点線位置に切替接続されるものである。

又セレクタ１８は、モデムクロック信号すを分周器１９
により分周した信号りにより切替動作され、入力端子２
Ａに加えられた信号ｄと、入力端子２Ｂに加えられた信
号Ｃとの何れか一方を出力端子２Ｙに切替出力し、且つ
入力端子ＩＡに加えられた信号ｅ　（パリティビット）
と、入力端子ＩＢに加えられた信号ｄとの何れか一方を
出力端子ＩＹに切替出力するものである。

又シフトレジスタ１１．１２は、モデムクロック信号す
に従ってシフト動作を行うものであり、シフト方向制御
信号（図示を省略）により、シフト方向を反転するよう
に制御することも可能である。即ち、シフトレジスタ１
１．．１２は双方向シフトが可能の構成とするものであ
る。

符号化率１／２の組織符号の生成多項式Ｇ、／２を、 Ｃ＋／ｚ　　＝　　（ａ　＋　　ａｔ　　ａｓ−−−ａ
ｎ　　）　　　　　　−（１）とし、変換の単位行列を
Ａ、Ｂとし、零行列を０とすると、 第１のシフトレジスタ１１のシフトデータに対する生成
多項式〇、は、 となる。即ち、加算器１３の出力信号と、加算器１４の
出力信号とを加算器１５により加算することにより、（
４）式の生成多項式Ｇに従ったパリティビットを生成す
ることができる。

第２図に於いて、符号化率１／２から符号化率３／４に
変換するフォーマットを次のように定義すると、 文筆２のシフトレジスタ１２のシフトデータに対する生
成多項式Ｇ２は、 変換の単位行列Ａ、Ｂ、Ｏは、次のようになる。

となる。従って、パリティビットの生成多項式Ｇは、 Ｇ　＝　Ｃ＋　　＋　Ｇｚ −（４１ 従って、加算器１３による生成多項式Ｇ、は、Ｇ＋／ｌ
　＝　（ａ＋　　ａｚ−ａ、ｌ）＝　（１１１０１１）
とすると、 ＝（１１０１）　　　　　　　　　　　　　−・（８）
又加算器１４による生成多項式Ｇ２は、＝（０１０１） ・−（９） となり・シフトレジスタ１１．１２と加算器１３１４と
の接続構成を示すものとなる。

前述の構成の組織符号器を集積回路化しておくことによ
り、第７図に示す復号器に於ける内部符号器５３に適用
することができる。その場合、切替スイッチ２０を点線
位置に切替えて、前方ブランチメトリック演算回路５１
に接続し、シフトレジスタ１１．１２の出力側をパスメ
モリに接続することになる。

第３図は本発明の実施例の動作説明図であり、（ａ）は
データクロック信号ａ、（ｂ）はモデムクロック信号ｂ
、（ｅ）はフリップフロップ１６の出力端子Ｑ１の出力
信号Ｃ１（ｄｌはフリップフロップ１７の出力端子Ｑ２
の出力信号ｄ、（ｅ）は加算器１５の出力信号のパリテ
ィビットｅ、ｆｆ）は第１のシフトレジスタ１１に加え
られる信号ｆ　、（ｇ）は第２のシフトレジスタ１２に
加えられる信号ｇ、（ｈｌはモデムクロック信号すを分
周する分周器１９の出力信号りを示す。

セレクタ１８は、分周出力信号りが“１”の時に入力端
子ＩＡ、２Ａを選択して、パリティビットｅを切替スイ
ッチ２０を介してシフトレジスタ１２に入力し、且つフ
リップフロップ１７の出力信号ｄを切替スイッチ２０を
介してシフトレジスタ１１に入力する。又分周出力信号
りが“０”の時に入力端子ＩＢ、２Ｂを選択して、フリ
ップフロップ１７の出力信号ｄを切替スイッチ２０を介
してシフトレジスタ１２に入力し、フリップフロップ１
６の出力信号Ｃを切替スイッチ２０を介してシフトレジ
スタ１１に人力する。

フリップフロップ１６．１７は、（ａ）に示すデータク
ロック信号ａの立上りで動作し、又シフトレジスタ１１
．１２は、（ｂ）に示すモデムクロック信号すの立上り
でシフト動作を行うものであり、従って、入力データが
ＩＩ＋　　ｒＺ＋　　Ｉ’ｌ、　　・・・の場合に、フ
リップフロップ１６の出力信号Ｃは（Ｃ）に示すものと
なり、フリップフロップ１７の出力信号ｄは（ｄｌに示
すように、１モデムクロック信号すだけ遅れたものとな
る。

又加算器１５からのパリティピントｅは、（Ｑｌに示す
ものとなり、セレクタ１日の入力端子ＩＡに加えられる
。従って、シフトレジスタ１１．１２には、セレクタ１
８により順次切替出力される信号が人力されるから、シ
フトレジスタ１１には、（Ｃ）、　（ｄｌからの一点鎖
線矢印で示すように切替入力され、（ｆ）に示すように
、Ｉｚ、Ｔｆｆ＋　　Ｉｓ、Ｉｂ・・・となり、又シフ
トレジスタ１２には、（ｄｌ、（ｅ）から−点鎖線矢印
で示すように切替入力されて、（ｇ）に示すように、Ｉ
ｔ、ｒ＊、ＩＳ＋　　ｒ６・・・となる。従って、符号
化率１／２の組織符号に一旦変換することなく、符号化
率３／４の高符号化率組織符号に変換することができる
。

本発明は、前述の実施例にのみ限定°されるものではな
く、種々付加変更することができるものであり、例えば
、実施例以外の生成多項式を用いることも可能である。

〔発明の効果〕

以上説明したように、本発明は、第１．第２のシフトレ
ジスタ１，２と、パリティ生成回路３と、人力切替回路
４とを備え、この入力切替回路４により入力データを第
１．第２のシフトレジスタ１，２に振り分けて入力する
と共に、パリティ生成回路３からのパリティビットを、
第２のシフトレジスタ２に切替えて入力するものであり
、符号化率１／２の組織符号に変換することなく、直接
的に高符号化率の組織符号に変換することができる。従
って、高速処理が可能となり、且つ従来例に於けるパン
クチャド消去回路を省略することができることにより、
集積回路化も容易となる。

又ｍ織符号器を集積回路化し、復号器に於ける内部符号
器に適用することにより、符号形式の変更等に於いても
、符号器として開発すれば良いことになり、コストダウ
ンを図ることができる利点がある。

【図面の簡単な説明】

第１図は本発明の原理説明図、第２図は本発明の実施例
のブロック図、第３図は本発明の実施例の動作説明図、
第４図は高符号化率の組織符号の説明図、第５図は従来
例の説明図、第６図は逐次復号器のブロック図、第７図
はブランチメトリック演算部のブロック図である。 １．２は第１．第２のシフトレジスタ、３はパリティ生
成回路、４は入力切替回路である。

Claims (1)

1. 【特許請求の範囲】 入力データと、該入力データの畳込み処理により生成し
   たパリテイビットとからなり、該パリテイビットの一部
   を除去して高符号化率の組織符号とする組織符号器に於
   いて、 第１、第２のシフトレジスタ（１、２）と、該第１、第
   ２のシフトレジスタ（１、２）のシフトデータから前記
   パリテイビットを生成するパリテイ生成回路（３）と、 前記第１、第２のシフトレジスタ（１、２）に前記入力
   データを切替えてシフトさせると共に、前記パリテイ生
   成回路（３）からのパリテイビットの一部を前記第２の
   シフトレジスタ（２）に切替えてシフトさせる入力切替
   回路（４）と を備えたことを特徴とする組織符号器。