JPH0394471A - 半導体装置 - Google Patents

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 〔産業上の利用分野〕 本発明は絶縁体基板上の半導体層に形成されたＭ　Ｏ　
８　ｒＭｅｔａｌ　Ｏｃｉｄｅ　８ｅｍｉａｏｎｄｕｃ
ｔｏｒ）型電界効果トランジスタｃ以下、「ＳＯ工−Ｍ
Ｏ８ＦＥ’ｌ’Ｊと略称する）に関し、特に、ソース・
ドレイン間の耐圧の改善に関するものである。

〔従来の技術〕

第８図は従来のＳＯＩ−ＭＯＳＦＥ’［’を示す断面図
である。シリコン基板（１）上に絶縁体層（２》が形戒
されて訟シ、絶縁体層（２）上にシリコン層（３）が形
成されている。シリコン層（３）内において、低いｐ型
不純物濃度（たとえば、１０１６〜１０１７ａｔｏｍｓ
　／　ａｍ　）を有するチャンネ）Ｖ頭Ｍ　（６）が形
成されてシｂ，高いｎ型不純物濃度（たとえば１０　１
９〜１０”　ａｔｏｍｓ　，／　ａｍ３）を有するソー
ス頭＊　（７）とドレイン置域（３）がそれぞれチャン
ネ／ｌ’頭域（６）の一方側と他方側に接して形戒され
ている。

チャンネ／Ｌ／＠　＊　（６）上にはゲート誘電体薄膜
（以下、ゲート絶縁膜と称す）（４）が形成されて＞６
，ゲート絶縁膜（４）上にゲート電極（５）が形成され
ている。シリコン層（３》とゲート電極（５）とは層間
絶縁膜（９）によって覆われている。層間絶縁膜（９）
にはコンタクトホーＩＬｔ　（１０ａ），（ｌｏｂ）が
開けられ、それぞれのコンタクトホーｙｖ　（ｘｏａ）
，（ｘｏｂ）に対応する導電体、この場合、ソース電極
（６），ドレイン電極（６）が形成されている〇 以上のように構或されたＳＯＩ−ＭＯ８ＦＥ’Ｉ’　Ｋ
訃いて、ゲート電極（５）に正の電圧を印加するとき、
ｐ型のチャンネル領域（６）の上層部にｎ導電型のキャ
リア（Ｍｌ子）が誘引され、その上ｍ部はソース領域（
７）卦よびドレインｆｉＮ　Ｍ　（８）と同じｎ導電型
に反転させられる０したがって、ソース［　＊　（７）
とドレイン領域（８）との闇で電流が流れることが可能
となる。

また、チャンネ／Ｌ／＠域（６）の上層部に誘引される
ｎ型キャリアの濃度はゲート電圧によって変化するので
、チャンネｌｖ領：ｌＩＥ　（６）を流れる電流量をゲ
ート電圧によって制御することができる。これがＭＯＳ
ＦＥＴの動作原理である。

〔発明が解決しようとするｌｌＫＭ〕

従来のＳＯエーＭＯＳＦＥＴは以上のように構成されて
ｐシ、シリコンＷ　（３）が比較的厚い（たとえば、約
５０００人厚さ）場合、ゲート電圧を印加してＳＯエ−
ＭＯＳＦＥＴを動作状態にするとき、ドレイン領域（３
）からチャンネル領＊　（６）内に延びた空乏層がソー
ス領域（７）にまで届くことがある。空乏層がソース領
［（７）にまで届けば、ソース領＊　（７）とチャンネ
ル＠　＊　（６）との間の電気的障壁が低下し、筐たゲ
ート電極（５）で制御できない比較的深い頭戚のボテン
シャρが上昇し、それによってチャンネル電流が急激に
増加する現象、いわゆるバンチス〃一現象が生じる。こ
のパンチスルー現象は、ソース・ドレイン間の耐圧を低
下させることになる。

また、ソース●ドレイン間に印加される電圧が高いとき
、チャンネＮ　＠　Ｍ　（６）内でキャリアが高速に加
速される。チャンネ／ｌ／頭［（６）内で加速されたキ
ャリアはドレイン領域（８）の近傍で衝突電離によって
電子と正孔のベアを発生させる。この発生した電子はｎ
＋型のドレイン領域（３）に流れ込む。しかし、正孔は
チャンネル領域（６）内に蓄積されて電位を上昇させる
ので、チャンネｐ電流を増加させ、ドレイン電圧とドレ
イン電流との関係を表わす電気特性上に好１しくないキ
ンク効果を生じさせる。

このキング効果は、たとえば工ＥＥＥ　Ｅｌｅｃｔｒ　
ｏｎＤｅｖｉｃｅ　Ｌｅｔｔｅｒ．　Ｖｏｌ．９，　Ｎ
ｏ．２，ｐｐ．　９７−９９，　１９８Ｂにかいて述べ
られている。

一方、非常に薄い（たとえば、５００Ａ　Ｎ１５００Ａ
の厚さ）Ｖリコン層（３）を有する薄膜ＳＯエーＭＯＳ
ＦＥＴは、厚いシリコン層（３）　ｔ−有する通常のＳ
ＯＩ−ＭＯ８ＦＥＴに比べて優れた特性を有している。

たとえば、その薄いチャンネ／Ｌ／＠域（０）はゲート
電極（５）に電圧を印加することによって全体が空乏層
化され、また電位もゲート電極（５）によう制御される
ため、前述のバンチスルー現象やキンク効果が消失する
。

また、ゲート長さが短いときに、ゲートしきい値電圧が
異常に低くなるショートチャンネｐ効果も低減される。

しかし、チャンネｉｖ　＠　Ｋ　（６）全体が完全に空
乏層化されるとき、チャンネｌｖ頼Ｈ　ｔ６）内のボテ
ンシャノレが、通常のＭＯ８１ｉ’ＥＴ　Ｋ　＆ける場
合よシ高くなる。

シタがって、ソース饋戚（７）とチャンネノレ１１Ｘ戚
（６）と？間の電気的障壁が低くなる上、前述の衝突電
離によって生じた正孔がチャンネｙｖ　領Ｍ．　（６）
内に一時的に蓄積されれば、チャンネＡ／ｉｐ域（６）
内のボテンシャｐがさらに上昇し、ソース傾［（７）か
らチャンネ／Ｌ／［［（６）内に電子が急激に注入され
る。すなわち、薄膜ＳＯＩ−ＭＯＳＦＥＴ　Ｋ　＞　イ
テも、ソース●トレイン間の耐圧が低くなうやすいとい
う問題点がある。

以上のような問題点に鑑み、本発明の目的は、ソース●
ドレイン間の耐圧が改善された８０Ｉ−Ｍ０８ＦＥＴを
提供することでるる。

〔課題を解決するための手段〕

本発明に係る半導体装置は、絶縁基体と、この絶縁基体
上に設けられた半導体層とを有し、この半導体層上にゲ
ート誘電体薄膜を介して形成されたゲート１！極と、上
記半導体ノ■ｄに形成される第１３８電型のチャンネノ
レ頑戚と、上記ゲート電極の一方側の、少くとも上記チ
ャンネル領域の一方側に接して形成された第２導電型の
ソース饋域と、上記ゲート電極の他方側の、少くとも上
記チャンネル領域の他方側に接して形成された第２導電
型のドレイン頭域と、上記ソース碩域，ドレイン頷域の
、少くともソース＠域の下に、それと接して形成された
第ｌ導電型の上記チャンネ／Ｉ／＠域よシ高濃度不純物
層のチャンネｌｖ頭戚と、上記ソース領域，高濃度不純
物層のチャンネル頭域に接続されたソース電極と、上記
ドレイン＠域に接続されたドレイン電極と、を備えたも
のである。

〔作用〕

本発明にかけるソース電極は、ソー７−饋域とこれと接
して形成される半導体層における高濃度のチャンネ／ｌ
／ｍ域とに接続されるため、このソース電極が基板電極
も兼ねている。そのため、半導体層にかいて、衝突電離
によって発生した余剰キャリアがこのソース電極よう容
易に引き抜かれることが可能である。これによってキン
グ効果やソース・ドレイン間耐圧の劣化を招くことが回
避される作用を有する。

〔発明の実施例〕

以下、本発明の実施例を図について説明する。

な訟、従来の技術の説明と重複する部分は、適宜その説
明を省略する。第１図は本発明の第１の実施例のＳＯエ
ーＭＯＳＦＥ’Ｉ’の構造を示す断面図である。

図にかいて、（１）　，　（２）　，　（４）　，　（
５）および（９）は従来のものと同じものである。（ニ
）は絶縁体層（２｝上の第１のシリコン層であシ、この
第１のシリコン，ｌｌ１ｇＪの上部側にｋけるゲート′
４極（５）の両側に形成された高いｎ型不純物濃度を有
する第１のソース頭＊Ｗ，第１のドレイン領域（ハ）と
、これら第ｌのソース領＊Ｗ，ａＸのドレイン領域（ハ
）の下部に分ける外方側にそれぞれ形成された高いｐ型
不純物濃度を有する第２のチャンネ／Ｌ／頼＊＠＠と、
これら第１のソース頷域＠，第１のドレイン＠域（ハ）
かよび第２のチャンネｌｖ頭＊＠ｈの内央部に形成され
た、低いｐ型不純物濃度を有する第ｌのチャンネノレ＠
域Ｑυとからなっている。（ニ）は層間絶縁膜（９）の
ソース＠域ｇ３側の一部を露出させるように絶縁体（２
）の主面部の一部にわたｂ開孔された藁１のコンタクト
孔、（ホ）は層間絶縁膜（９）の、第１のドレイン領域
（財）の主面部の一部をｋ出させるように開孔された第
？のコンタクト孔である。＠は第１のコンタクト孔を介
して第ｌのソース碩Ｖｔｎ，第２のチャンネｌｖ頭域＠
と接続され、かつ絶縁体層〔２〕とも接続される一方の
導電体となるソース電極であｂ１この場合、第ｌのソー
ス電極＠と基板電極との機能を併せ持つものである。＠
は＠２のコンタクト孔＠を介して第１のドレイン頭Ｍ（
財）と接続される他方の導電体となるドレイン電極であ
る。

このように構或されるＳＯエーＭＯＳＦＥＴは次のよう
にして形成される■これを第２図に基いて説明する。

ｌず、シリコン基板（１）の主面上に絶縁体層（２》を
所定厚さに形成した後、この上に第ｌのシリコン層とな
る層（ニ）を形成する。この後、第１のシリコン層とな
る層（自）にｐ型不純物、この場合、ボロンをイオン注
入６１）する。これによう、第１のチャンネル領域とな
るべき＠域が形成される。この領域は、例えば，　１０
　１６〜１０　１７ａｔｃｍｓ／ａｍ　の不純物濃度に
形成される（第２図（ａ））。

次に、第ｌのシリコン層となるＮＩ（ニ）上にシリコ？
酸化膜（至）を全面に形成した後、この上にレジスト■
を形成する。フォトリングヲフィ技術によｂ１レジヌト
（ロ）をパターン化し、続いて、これをマスクにシリコ
ン酸化膜■■■にエッチングを施し、選択的に除去する
。この後、第１のシリコン層となるＮＩ（ニ）にｐｔＭ
不純物、この場合、ボロンをイオン注入（至）してｐ型
不純物領域（７）を形成する（弟２図（ｂ））。

次に、レジスト鉤をアツシング法等によシ除去した後、
シリコン基板（１）を所定温度で熱処理する。

これによう、ｐ型不純物＠ｗ：．（ニ）の不純物が活性
化され、その境界面がシリコン酸化膜（至）の端面よシ
内側に入シ込み拡政層となる。この拡散層は、第２のチ
ャンネル頭Ｖ．．＠となるものであう、不純物濃度が、
例えば、１０′９〜ｌＯ２０ａｔｏｍ８／ｃｍ３に形成
される（第２図（Ｃ））。

次に、シリコン酸化膜■をマスクに、異方性の特性を有
する反応性イオンエッチングｃ以下、Ｒ工Ｅと称す）に
よシ第１のシリコン層となる層■■■を選択的に除去す
る（弟２図（ｄ）　）　０次に、マスクとなったシリコ
ン酸化膜■■■をエッチング除去した後、第１のシリコ
ン層となるＮＩ＠を覆うように全面にシリコン酸化膜を
形成し、さらにその上の全面に、例えば多結晶シリコン
膜を形成する。この後、フォトリングフフイ技術によシ
多結晶シリコン膜をパターン化し、次いで、これをマス
クに下地のシリコン酸化膜をＲ工Ｅ等によう選択的にエ
ッチング除去する。これによシ第１のシリコン層となる
層（自）上の内央部にゲート絶縁膜（４）と、その上に
ゲート電極（５）が形成される（第２図（ｅ））。

次に、シリコン基板（１）の上方よシ、ｎ型不純物この
場合、ヒ素をイオン注入（ロ）した後、これを活性化し
てｎ型拡敗層を形成する０この拡赦層は、第１のソース
＠ｆｔ．ｅＩ３，第１のドレイン饋域（財）となるもの
であシ、不純物濃度が例えば、１０　　〜１０ａｔｏｍ
ｓ／ｃｍ３に形成される。ここで、第ｌのソース領域Ｒ
ｊ第１のドレイン＠ｆｔ．（ハ）が形成されることによ
９、第１のチャンネル領域一シよび第２のチャンネル領
域＠＠の各領域が規定され、第１のシリコン層（ホ）が
形成されることになる（第２図（ｆ））。

次に、ゲート電極（５）　，　＊　ｌのシリコン層（１
）を覆うように、シリコン基板（１）上の全面に層間絶
縁膜（９）を所定膜厚に形収する。続いて、これをフォ
トリソグラフイ技術によシパターン化し、第１のコンタ
クト孔（ニ），第２のコンタクト孔（ホ）を形成する。

ここで、第１のコンタクト孔（自）は、’Ａ　ｌのソー
ス＠Ｈ．翰の外端面，第２のチャンネ／Ｌ／＠域＠の側
面が脂出するように絶縁体，ｉ！１（２）の主面の一部
にわたシ開孔され、また、＠２のコンタクト孔（ホ）は
第１のドレイン領域（ハ）の主面の一部が露出するよう
に開孔される（第２図（ｇ））。

次に、第ｌのコンタクト孔＠，第２のコンタクト孔（ホ
）を埋めるように層間絶縁膜（９）上の全面に導電体層
となる膜、この場合、多結晶シリコン膜を所定膜厚に形
成する。続いて、これをフォトリソグラフイ技術によう
パターン化する。これによシ第１のコンタクト孔（ニ）
を介して第１のソース頭戚＠，第２のチャンネ／ｌ’領
戚＠，絶縁体層（２》と接合されたソース電極＠が形威
され、また、ドレイン電極一と接合されたドレイン電極
（至）が形成される。

図示左側の第２チャンネｙｖ＠ｆｌｉ．＠は、ソース電
極＠と第１のチャンネ／Ｉ／領戚ＱＤとのオーミツク的
な電気接合を得るために設けている（第２図（ｈ））。

このようにして、Ｓ○工−ＭＯＳＦＩＴｈＴが完或され
る０このＳ○工−ＭＯＳＦＥＴの動作は、基本的には従
来の技術に示すものと同じであるので、その説明は省略
する。この構造にかける動作では、再１のチャンネ／ｌ
／領域０にひいて衝突電離によシ発生した正孔は、速に
第２のチャンネ／Ｌ／饋Ｍ．＠からソース電極＠に引き
抜かれ、第１のシリコン層（ホ）が厚い場合に生じやす
いキング効果や、薄い場合に生じやすいソース・ドレイ
ン間耐圧の低下といったことが防止されることになる。

第３図は本発明の第２の実施例のＳ○工−ＭＯＳｌｉ’
ＥＴの構造を示す断面図である。このものは、第１図に
示すものの第２のチャンネｙｖ　＠域Ｅ　＠に相当する
第４のチャンネ／Ｌ／　饋＊（６）（６）が、それぞれ
第１のソース饋＊Ｗ，第ｌのドレイン領域■の内央側の
境界部にまで延びて訟シ、それらの間に第３のチャンネ
／Ｉ／＠Ｈ．（ハ）を有する構造になっている。こ？も
のの第２のシリコン層（ト）が薄く、例えば、１０００
人程度の場合、第１図のものでは第１のソース＠Ｖｃ＠
　，第ｌのドレイン領域■■■が第１のシリコン層（１
）の下端部筐で達してしまうレそれがあるが、高不純物
濃度の第３のチャンネル領域（６）（６）を、第２のソ
ース領ｖｊ．（財），第２のドレイン領Ｍ．一の下部側
のほぼ全面に形成させることによう、それと逆導電型の
チャンネ／Ｌ／頼戚を第２のシリコンＮｊ輪の端部にま
で延設させることができる。

第４図は本発明の第３の実施例のＳＯエーＭＯＳＦＥＴ
の構造を示す断面図である。このものは、第３のシリコ
ン層ω上に、それぞれ第３のソース領域（５３）　，第
３のドレイン領＊　（５４）と接合される第４のソース
＠域（５５）　，第４のドレイン領域（５６）を有し、
ゲート電極（５）カよび第３のシリコン層図のドレイン
側の側壁部にサイドウオーｙｖ　（Ｆｆｌ）　（５７）
　ヲ有する構造となっている。

このものは、ＷＪ５図に示す工程のように形成される。

まず、シリコン基板（１）の主面上に絶縁体層（２）を
所定厚さに形成した後、この上に第３のシリコン層とな
る層（６１）を形成する０この後、第３のシリコン層と
なる層（６ｌ）にｐ型不純物、この場合、ポロンをイオ
ン注入（図示省略）する０これによシ第５のチャンネル
領域（５１）となるべき＠域が形成される。この領域は
、例えば、１０　〜１０　　ａｔｏｍｓ／ｃｍ３の不純
物濃度に形成される０次いで、Ｍ３のシリコン層となる
＃　（６１）がフォトリソグラフイ技術によシパターン
化される０続いて、第３のシリコン層となる層（６１）
上にシリコン酸化膜，多結晶シリコン膜，シリコン窒化
膜をそれぞれ所定膜厚に形成し、さらにその上にレジス
トを形戒する。

フォトリソグフフイ技術により、パターン化したレジス
ト（６３）を形成し、続いて、このレジストパターン（
６３）をマスクに、例えば、ＲＩＥによシ下地のシリコ
ン窒化膜，多結晶シリコン膜，シリコン酸化膜を順次選
択的にエッチング除去する０これによう、上にパターン
化されたシリコン窒化膜（６３）を有するゲート電極（
５），ゲート絶縁膜（４）が形成される（第５図（ａ）
　）　ｏ 次に、シリコン基板（１）の上方よＤｐ型不純物、この
場合、ポロン、ｎ型不純物、この場合、ヒ素をそれぞれ
所定条件にて順次イオン注入（図示省略）する。このと
き、ｎ型不純物領域が浅く、ｐ型不純物饋域が深くなる
ように形成させる０この後、マスクとなったレジスト（
６３）をアツシング法等によシ除去し、シリコン基板（
１）を所定温度で熱処理し、それぞれｐ型，ｎ型の拡散
層を形成する０このｎ型拡散層が第３のソース＠Ｖｃ（
５３）　，第３のドレイン領域（５４）となるものであ
う、１０　　〜１０ａｔｏｍａ／ａｍ３の不純物濃度に
形成される。これらの下部は高いｐ型不純物濃度、例え
ば、１０　　〜１ｏ２０ａｔｏｍｓ／ｃｍ３を有する第
６のチャンネル頭＊　（５２）が形成される。また、第
３のソース領Ｍ．　（５３）　，第３のドレイン＠域（
５４），第６のチャンネ／Ｌ／＠戚（５２）（５２）に
挾１れた頭域に第５のチャンネ／１／饋域（５１）が形
成される０ここで、これらからなる第３のシリコン層■
が形威される（第５図（ｂ））。

次に、ゲート電Ｗｉ（５）部，第３のシリコン層囚の臓
出部を覆うようにＣＶＤ法等によｂ１シリコン酸化膜を
所定膜厚に形成する。この後、異方性の特性を有するＲ
工Ｅによシ、シリコン酸化膜に全面エッチングを施す。

シリコン窒化膜（６２）　，第３のシリコン酸化膜関の
各主面が露出するようにエッチング除去すると、シリコ
ン酸化膜の膜犀の差によシ、ゲート電極（５），ゲート
絶縁膜（４）の側壁部および第３のシリコン層ωの側壁
部にサイドウオ−　／ｌ／　（５ｎ）（５７）が形成さ
れる（第５図（Ｃ））。

次に、シリコン基板（１）を選択エビタキシャノレ処理
する。これによシ、シリコンが露出している第３のソー
ス＠域（５３）　，第３のドレイン領域（５４）の主面
部に選択的にエピタキシャμ或長され、それぞれ第４の
ソース＠Ｍ．　（５５）　＃第４のドレイン＠域（５６
）が形成される０これら頭Ｈ．　（５５）（５ａ）は、
不純物濃度が、例えば、１０”’〜１０”　ａｔｏｍｓ
／ｃｍ３に形成される。この後、選択エビクキシャル処
理時、ゲート電極（５）の主面部の耐酸化性膜として働
いたシリコン窒化膜（６２）を除去する（ａｇ５図（ｄ
））。

次に、ゲート電極（５），第３のシリコン層輔を俊うよ
うに層聞絶ｍ　ｍ　（９）を所定脱厚に形成し、これを
フォトリソグラ７イ技術によシ選択的に除去し、第３の
コンタクト孔（５８）　，第４のコンタクト孔（５９）
を形成する。この第３のコンタクト孔（５８）は、第４
のソース＠戚（５５）の外側端部，第３のソース頭ｗ．
（ｓ３）　Ｏ　ｍ　面部，　ｙＪｃ６　（Ｄ　ｆ　ヤン
＊　ｙｖ頭＊　（５２）　（Ｄ　（ＩＩ１面部｝よび絶
縁体層（２》の主面の一部が露出されるように開孔され
、筐た、第４のコンタクト孔（５９）は、第４のドレイ
ン＠Ｈ．（５Ｂ）の主面の一部が露出されるように開孔
される。この後、第３のコンタクト孔（５ｓ）　，第４
のコンタクト孔（５９）を埋めるように、層間絶縁膜（
９）上に導電体層となる膜、例えば、多結晶シリコン膜
を所定膜犀に形成し、これをパターン化して選択的に除
去することによう導電体層、この場合、ソース電極＠，
ドレイン電極（財）が形成される。このソース電極（ロ
）は、第４のソース領ｊｔｃ（５５）　，第３のソース
頭Ｍ．（５３），第６のチャンネｌｖ頭＊　（５２）に
接合されるとともに、絶縁体層（２）に接合されてシｂ
，ドレイン電極＠は、第４のドレイン頭Ｒ　（５ｅ）に
接合される（第５図（ｅ））。

このような構造のＳＯエーＭＯ８ＦＥＴにすることによ
シ、チャンネルが形成されやすくなｂ１ソーヌ電極（ロ
）よシ正孔の余剰キャリアの引き抜きがさらに容易とな
ｂ１第３のシリコン層■が厚い場合に生じゃすいキンク
効果の抑制が図シやすいばかｂか、薄い場合に生じやす
いソース・ドレイン間の耐圧の向上が図られるものとな
る。

第６図は本発明の第４の実施例のＳＯＩ−ＭＯＳＦＥＴ
の構造を示す断面図である。このものは、第１図に示す
第１のシリコン層翰にかける第２のチャンネｆｉ７頭Ｍ
．＠が、第１のソース領域翰の下には形成されるが、第
１のドレイン領域（ハ）の下には形成されない第４のシ
リコン層（６０）となる構造を有するものである。

゛また、第１図は本殆明の第５の実施例のＳＯエーＭＯ
ＳＬｉ’ＥＴの構造を示す断面図である。このものは第
３図に示す第２のシリコン層一における第４のチャンネ
／Ｌ／＠域（６）が、第２のソース＠域祷の下には形成
されるが、第２のドレイン＠域■の下には形成されない
第５のシリコンｍ　（ｔｏ）となる構造を有するもので
ある。

これら第６図かよび第７図の構造のものにかいても、上
記と同様の効果を有するものとなる。

な訟、上記実施例の説明に＞Ｗで、シリコン層（１），
（ト），（ニ），　（ｅｏ）　，　（ｙｏ）内に形成さ
れるチャンネルがｎチャンネルであるｎチャンネル型？
ｉ！ＯＳＦＥ’Ｉ’について述べたが、これに限定され
るものでなく、それぞれ導′ｌｉ１！型を変えることに
よＤｐチャンネ／Ｌ／型ＭＯＳＦＥＴを形成させること
ができ、この場合にも上記と同様の効果を奏するもので
ある。

〔発明の効果〕

以上のように本発明によれば、ソース電極が半導体層に
おけるソース領域がソース側の？ａＪ濃度のチャンネ／
Ｌ／＠域に接続され、ドレイン電極がドレイン＠域に接
続されるようになされているため、素子面積を増やすこ
となく、基板電極を形戒することが可能になう，半導体
層が厚い場合にはキング効果の抑制が行え、半導体層が
薄い場合には、ソース・ドレイン間の耐圧の向上が図ら
れ、高信頼度の半導体装置が得られる効果がある。

【図面の簡単な説明】

第１図は本発明の第１の実施例のＳ○工−ＭＯＳＦＥＴ
の構造を示す断面図、第２図（ａ）〜（ｈ）は第１図に
示すものの製造工程を示す断面図、第３図は本発明の第
２の実施例のＳ○工−１ｉＩＯＳＦＥＴの構造を示す断
面図、第４図は本発明の第３の実施例のＳＯ工−ＭＯＳ
ＦＥＴの構造を示す断面図、第５図（ａ）〜（ｅＪは第
４図に示すものの製造工程を示す断面図、第６図は本発
明の８１！４の実施例のＳＯ工−ＭＯ８ＦＥＴの構造を
示す断面図、第７図は本発明の第５の実施例のＳＯＩ−
ＭＯ８ＦＥＴの構造を示す断面図、第８図は従来のＳＯ
エーＭＯＳＦＥＴの構造を示す断面図である。 図にむいて、（２）は絶縁体層、（４）はゲート絶緑腺
、（５）はグー｝Ｎ極、翰は第１のシリコン層、ｃ２υ
は第１のチャンネル領域、＠は第２のチャンネｌｖ頂域
、ｇ３は第１のソース領域、←Φは第１のドレイン（＠
域、＠はソース電極、＠はドレイン電極、（ト）は第２
のシリコン層、０は第３のチャンネノレ頭域、（６）は
第４のチャンネル領域、的は第２のソース領域、ｍは第
２のドレインｆ８￥域、■は第３のシリコン層、（５１
）ｔ′ｉ第５のチャンネ／レ饋戚、（５２）は第６のチ
ャンネ／Ｉ／頭域、（５３）は第３のソース頃域、（５
４）は第３のドレイン＠域、（５５）は第４のソース領
域，　（５６）は第４のドレイン＠域、（６０）は第４
のシリコン層、（’Ｋ））　ｆ′ｉ第５のシリコン層で
ある。 なか、各図中同一符号は同一、又は相当部分を示す。

Claims (1)

【特許請求の範囲】
1. 絶縁基体と、この絶縁基体上に設けられた半導体層とを
   有し、この半導体層上にゲート誘電体薄膜を介して形成
   されたゲート電極と、上記半導体層に形成される第１導
   電型のチヤンネル領域と、上記ゲート電極の一方側の、
   少くとも上記チヤンネルの一方側に接して形成された第
   ２導電型のソース領域と、上記ゲート電極の他方側の、
   少くとも上記チャンネルの他方側に接して形成された第
   ２導電型のドレイン領域と、上記ソース領域、ドレイン
   領域の少くともソース領域の下に、それと接して形成さ
   れた第１導電型の上記チャンネル領域より高濃度不純物
   層のチャンネル領域と、上記ソース領域、高濃度不純物
   層のチヤンネル領域に接続されたソース電極と、上記ド
   レイン領域に接続されたドレイン電極と、を備えた半導
   体装置。