JPH01265358A - ビットリバース回路 - Google Patents

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 〔（既　　要〕 ディジタル信号処理プロセッサ（以下ＤＳＰと称する）
において高速フーリエ変換（以下ＦＦＴと称する）を行
う場合に必要となるデータの並べかえ（ビットリバース
）回路に関し、 ＰＦＴを小容量、低コストのメモリで行うビットリバー
ス回、路を提供することを目的とし、第１の記憶手段の
アドレスを示すデータを所定の順序で出力するカウンタ
と、カウンタの出力データのビットを逆順に並べかえる
ビットリバース手段と、カウンタ及びビットリバース手
段の出力の大小を比較する比較手段と、比較手段の出力
に応じて制御手段の出力の制御信号により、カウンタと
ビットリバース手段の出力の一方を選択して出力する選
択手段と、選択手段の出力のアドレスを示すデータを入
力してアドレスに記憶したデータを読み出し、制御手段
の出力制御信号により決められる所定のタイミングで第
２及び第３の記憶手段に記憶したデータを読み出して所
定のアドレスに書き込む第１の記憶手段と、第１の記憶
手段の所定のアドレスに記憶したデータを制御手段の出
力制御信号により決められる所定のタイミングで読み出
して書き込む第２及び第３の記憶手段とで構成する。

〔産業上の利用分野〕

本発明は、ＤＳＰにおいてＦＦＴを行う場合に必要とな
るビットリバース回路の改良に関するものである。

この際、ＦＦＴを小容量、低コストのメモリで行うビッ
トリバース回路が要望されている。

〔従来の技術〕

第６図は従来例の回路構成ブロック図である。

第７図は従来例の動作を説明する図である。

第６図において、カウンタ１から例えば３ビツトからな
るアドレスを示す信号データを順に発生するとする。こ
れを第７図に入力アドレスで示している。上記入力アド
レス信号をランダムアクセス・メモリ　（以下ＲＡＭと
称する）２に入力して、入力アドレス信号で示されるア
ドレスに記憶されたデータをＲＡＭ　２から読み出す。

一方、カウンタ１の出力の入力アドレス信号をビットリ
バース回路（以下ＲＥＶと称する）３に入力して、第７
図に示すようにそのビットを逆順に並べかえて出力する
。ＲＥＶ　３の出力を選択回路（以下ＳＥＬと称する）
４に加える。ＳＥＬ　４の他方の入力端子にはＤＳＰ　
　（図示しない）からのアドレス信号を加え、ＤＳＰか
らの制御信号により一方を選択して出力する。今の場合
、ＲＥＶ　３の出力を選択してＲＡＭ　５に加える。第
７図に示すように、ＲＡＭ２への入力アドレスが例えば
“００１”、即ち１番目のアドレスの時、ビットリバー
スアドレスは“１００＃、即ち４番目のアドレスに変換
されてＲＡＭ　５に入力される。そして、前述したＲＡ
Ｍ　２の１番目のアドレスに記憶したデータを読み出し
て、ＲＡＭ５の４番目のアドレスに書き込む。

又、ＲＡＭ　２への入力アドレスが”１００”、即ち４
番目のアドレスの時、４番目のアドレスに記憶したデー
タを読み出す。一方、ＲＡＭ５ではＲＥＶ　３でビット
リバースして“００１”、即ち１番目のアドレス信号を
入力する。そしてＲＡＭ　５０１番目のアドレスに、上
記ＲＡＭ　２から読み出した４番目のアドレスに記憶し
たデータを書き込む。

又、入力アドレス信号が“０００”、“１１１”　、“
０１０”及び“１０１”の時は、ビットリバースしても
同じであるためＲＡＭ　５にはＲＡＭ　２と同じアドレ
スに記憶したデータを書き込む。

このようにしてデータのビットリバースを行っていた。

〔発明が解決しようとする課題〕

しかしながら上述のビットリバース回路においては、例
えばＮ個のデータに対しては２Ｎ個のメモリが必要とな
り、大容量、コスト高となるという問題点があった。

したがって本発明の目的は、ＦＦＴを小容量、低コスト
のメモリで行うビットリバース回路を提供することにあ
る。

〔課題を解決するための手段〕

上記問題点は第１図に示す回路構成によって解決される
。

即ち第１図において、１００は第１の記憶手段２゜Ｏの
アドレスを示すデータを所定の順序で出力するカウンタ
である。

３００はカウンタの出力データのビットを逆順に並べか
えるビットリバース手段である。

６００はカウンタ及びビットリバース手段の出力の大小
を比較する比較手段である。

７００は比較手段の出力に応じて制御手段６５０の出力
の制御信号により、カウンタとビットリバース手段の出
力の一方を選択して出力する選択手段である。

２００は選択手段の出力のアドレスを示すデータを入力
してアドレスに記憶したデータを読み出し、制御手段の
出力制御信号により決められる所定のタイミングで第２
及び第３の記憶手段８００．９００に記憶したデータを
読み出して所定のアドレスに書き込む第１の記憶手段で
ある。

８００及び９００は第１の記憶手段の所定のアドレスに
記憶したデータを制御手段の出力制御信号により決めら
れる所定のタイミングで読み出して書き込む第２及び第
３の記憶手段である。

〔作　用〕

第１図において、カウンタ１００において、第１の記憶
手段２００のアドレスを示すデータを所定の順序で出力
する。カウンタ１００の出力をビットリバース手段３０
０に加えて、カウンタの出力データのビットを逆順に並
べかえる。

そして比較手段６００においてカウンタ及びビットリバ
ース手段の出力の大小を比較し、選択手段７００におい
て比較手段の出力に応じて制御手段６５０の出力の制御
信号により、カウンタとビットリバース手段の出力の一
方を選択して出力する。

第１の記憶手段２００において、選択手段の出力のアド
レスを示すデータを入力してアドレスに記憶したデータ
を読み出す。又、制御手段の出力制御信号により決めら
れる所定のタイミングで第２及び第３の記憶手段８００
．９００に記憶したデータを読み出して所定のアドレス
に書き込む。

第２及び第３の記憶手段８００　、９００において、第
１の記憶手段の所定のアドレスに記憶したデータを制御
手段の出力制御信号により決められる所定のタイミング
で読み出して書き込む。

この結果、ＦＦＴを小容量、低コストのメモリで行うこ
とができる。

〔実施例〕

第２図は本発明の実施例の回路構成ブロック図である。

第３図は実施例の動作を説明する図である。

第４図は実施例の動作を説明するタイムチャートである
。

第５図は実施例の動作を説明するフローチャートである
。

全図を通じて同一符号は同一対象物を示す。

第２図において、カウンタ１０で発生したアドレス信号
はソフトウェアで作った比較器（以下ＣＭＰと称する）
６０の一方の入力端子（ａ）に入力され、上記アドレス
信号がＲＥＶ３０により反転されて他方の入力端子（ｂ
）に入力される。ＣＭＰ６０で両者を比較し、カウンタ
から直接入力した値（ａ）がＲＥＶ３０の出力値（ｂｌ
より小の時だけ、第４図に示すようにＣＭＰ６０の出力
は“１”となり、この出力が制御回路（以下Ｃ０ＮＴと
称する）６５に加えられる。これは例えば第３図に示す
入力アドレスが“００１”　（数字の１）でビットリバ
ースアドレスが“１００″′　（数字の４）の場合であ
る。そして第４図Ａに示す制御信号が５ＥＬ７０に加え
られる。ＣＭＰ６０出力の“１”の期間を４等分した最
初の１区間■においてＡは０″　となり、５ＥＬ７０は
カウンタ１０の出力を選択して出力する。

上記出力がＲＡＭ２０に加えられると、ＲＡＭ２０では
１番目のアドレス（上述した“００１”）に記憶したデ
ータが読み出され、第４図に示すＣ０ＮＴ６５の出力制
御信号Ｂのパルスの“０”から“１”への立ち上がり部
分を利用して、レジスタ（以下ＲＥＧと称する）　８０
に書き込まれる。

次に第４図に示すＡが１″になり、５ＥＬ７０はＲＥＶ
３０の出力を選択して出力する。この結果、上述の“０
０１”をビットリバースした“１００”を１２４Ｍ２０
に入力して４番目のアドレス（“１００”）に記憶した
データを読み出し、第４図に示す制御信号Ｃのパルスの
“０”から“１”への立ち上がり部分を利用して、ＲＥ
Ｇ９０に書き込む。（第４図■の区間）。

次に第４図に示す■の区間でゲート８５に制御信号りが
加えられ、この区間でゲート８５がオンとなり導通状態
となって、ＲＥＧ８０に記憶したデータが読み出される
。そして第４図に示す制御信号ＦによりＲＡＭ２０の４
番目のアドレスに書き込まれる。

次に第４図に示す■の区間では制御信号Ａが“０”とな
り、５ＥＬ７０はカウンタ１０の出力アドレス信号（今
の場合“００１）を選択してｌ’ｌＡＭ２０に加える。

同時にゲート９５に制御信号Ｅが加えられ、この区間で
ゲート９５がオンとなって、ＲＥＧ９０に記憶したデー
タが読み出される。そして第４図に示す制御信号Ｆのパ
ルスの立ち上がり部分を利用して、上記データがＲＡＭ
２０の１番目のアドレスに書き込まれる。

この結果、ＲＡＭ２０においては、１番目のアドレスじ
００１”）に４番目のアドレスのデータが書き込まれ、
４番目のアドレスに１番目のアドレスのデータが書き込
まれたことになる。

第３図に示す入力アドレスが“０１１”、ビットリバー
スアドレスが“１１０”の場合も上述の場合と同様にし
て行われる。

尚、第５図に実施例の動作をフローチャートで示してい
る。

このようにしてデータのビットリバースを行うことがで
きる。

〔発明の効果〕

以上説明したように本発明によれば、ＦＦＴを小容量、
低コストのメモリで行うことができる。これは入力デー
タの数が大きいほど、効果も大きくなる。

【図面の簡単な説明】

第１図は本発明の原理図、 第２図は本発明の実施例の回路構成ブロック図、第３図
は実施例の動作を説明する図、 第４図は実施例の動作を説明するタイムチャート、 第５図は実施例の動作を説明するフローチャート、 第６図は従来例の回路構成ブロック図、第７図は従来例
の動作を説明する図である。 図において １００はカウンタ、 ２００は第１の記憶手段、 ３００はビットリバース手段、 ６００は比較手段、 ６５０は制御手段、 ７００は選択手段、 ８００は第２の記憶手段、 ９００は第３の記憶手段 を示す。 第１図 単２図 ／ｌ／　　　＝　　１１／　　　Ｏ ＲＡＭ２θ 穴加イタ゛１の動作２説明する図 単　３　図 羊４図 ＊施ｆ列のａ作？脱口月するフローチャート竿　５１困

Claims (1)

1. 【特許請求の範囲】 第１の記憶手段（２００）のアドレスを示すデータを所
   定の順序で出力するカウンタ（１００）と、該カウンタ
   の出力データのビットを逆順に並べかえるビットリバー
   ス手段（３００）と、 該カウンタ及びビットリバース手段の出力の大小を比較
   する比較手段（６００）と、 該比較手段の出力に応じて制御手段（６５０）の出力の
   制御信号により、該カウンタと該ビットリバース手段の
   出力の一方を選択して出力する選択手段（７００）と、 該選択手段の出力のアドレスを示すデータを入力して該
   アドレスに記憶したデータを読み出し、制御手段の出力
   制御信号により決められる所定のタイミングで第２及び
   第３の記憶手段（８００、９００）に記憶したデータを
   読み出して所定のアドレスに書き込む第１の記憶手段（
   ２００）と、 該第１の記憶手段の所定のアドレスに記憶したデータを
   制御手段の出力制御信号により決められる所定のタイミ
   ングで読み出して書き込む第２及び第３の記憶手段（８
   ００、９００）とを有することを特徴とするビットリバ
   ース回路。