JPH0389563A

JPH0389563A - 半導体装置

Info

Publication number: JPH0389563A
Application number: JP1226307A
Authority: JP
Inventors: Mikio Kyomasu; 幹雄京増; Masaaki Sawara; 正哲佐原; Kenichi Okajima; 岡島　賢一; Hiroyasu Nakamura; 浩康中村
Original assignee: Hamamatsu Photonics KK
Current assignee: Hamamatsu Photonics KK
Priority date: 1989-08-31
Filing date: 1989-08-31
Publication date: 1991-04-15

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】〔産業上の利用分野〕本発明は、受光素子と電子素子とが同一基板上にモノリ
シックに形成された半導体装置に関するものである。

〔従来の技術〕

受光素子としてＰＩＮホトダイオードが用いられ、その
信号処理回路用の電子素子としてｎｐｎバイポーラトラ
ンジスタが用いられている光受信回路が従来から知られ
ている。しかし、その従来回路では、ＰＩＮホトダイオ
ードとｎｐｎバイポーラトランジスタとがそれぞれ別々
のチップに形成されていて、ハイブリッドＩＣ基板上に
て相互に配線接続されていたにすぎない。

〔発明が解決しようとする課題〕

しかし、従来のハイブリッドＩＣによる構成では、配線
による寄生容量が大きいとか、組み込み工程を自動化し
にくい等の問題があり、モノリシック化が望まれていた
。

本発明の課題は、このような問題点を解消することにあ
る。

〔課題を解決するための手段〕

上記課題を解決するために、本発明の半導体装置は、高
濃度ｐ型シリコン半導体基板上に低濃度ｐ型シリコンエ
ピタキシャル層が形成され、さらにその上にｎ型シリコ
ンエピタキシャル層が形成されている半導体装置であっ
て、低濃度ｐ型シリコンエピタキシャル層の所定領域の
表層部にｎ型埋込層が形成されていることにより、高濃
度ｐ型半導体基板をＰ層、低濃度シリコンエピタキシャ
ル層を１層およびｎ型埋込層をＮ層とするＰＩＮホトダ
イオードが構成されており、ＰＩＮホトダイオード領域
の近傍においてｎ型シリコンエピタキシャル層中への不
純物ドープにより形成されたｎ型コレクタ層、ｐ型代−
ス層およびｎ型エミッタ層によってｎｐｎバイポーラト
ランジスタが構成されており、ＰＩＮホトダイオード領
域におけるｎ型シリコンエピタキシャル層の一部が電極
取出層として残されており、少なくともその電極取出層
の周辺領域にはｎ型シリコンエピタキシャル層を酸化し
て得られるシリコン酸化膜が電極取出層とほぼ同じ厚さ
で形成されているものである。

〔作用〕

高濃度ｐ型半導体基板の上を低濃度ｐ型エピタキシャル
層およびｎ型エピタキシャル層による２層構造のエピタ
キシャル層とすることにより、ＰＩＮホトダイオードお
よびｎｐｎバイポーラトランジスタが同一基板上に共存
できる。また、ｎｐｎバイポーラトランジスタが形成さ
れているｎ型エピタキシャル層を利用してＰＩＮホトダ
イオード領域に電極取出層が作られ、その周囲の酸化膜
が電極取出層とほぼ同じ厚さなので、ＰＩＮホトダイオ
ード、ｎｐｎ）ランジスタおよびその中間領域を含む表
面全体が平坦となっている。

〔実施例〕

第１図は本発明の半導体装置の一実施例を示す部分断面
斜視図であり、第２図はその製造過程を示す工程断面図
である。

初めに第２図を参照しながらその製造方法を説明する。

不純物濃度が１０〜１０２１／ｃ１１３程度０の高濃度ｐ型半導体基板１上に不純物濃度が１０１２〜
１０１４／ｃ１１３程度の低濃度ｐ型エピタキシャル層
２を３０〜５０μｍの厚さで形成する。

なお、図示が省略されているが半導体基板１の裏面には
オートドープ阻止のためのＳｉＯ□膜が形成されている
（第２図（Ａ）参照）。つぎに、表面に５ＬＯ２膜３を
形成し、フォトリソグラフィ技術によってそのＳ　ｉＯ
２膜３を加工する。そのＳ　ｉＯＺ膜３をマスクとして
上方からボロンをイオン注入し、ｎｐｎ）ランジスタの
ためのｐウェル埋込層４を形成する。この埋込層４の不
純物濃度は１０〜１０１６／ｃＩ１１３程度である（第
２図５（Ｂ）参照）。ｐウェル埋込層４の位置で示されるよう
に、同図におけるほぼ右半分がｎｐｎ　トランジスタ形
成領域であり、左半分がＰＩＮホトダイオード形成領域
である。ついで再び、フォトリソグラフィ技術などを用
いて表面のＳ　ｉＯ２膜３を加工し、加工後のＳ　Ｉ　
Ｏ２膜をマスクとしてアンチモン（Ｓｂ）を熱拡散する
。これによって、ｎｐｎ）ランジスタ用のｎ型埋込層５
およびＰＩＮホトダイオード用のｎ型埋込層６が形成さ
れる。

ｎ型埋込層５．６の不純物濃度は１０１９〜１０２０／
ｃｌＩ３程度である（第２図（Ｃ）参照）。第３図は上
述した埋込層４〜６のプロファイルを示しており、曲線
Ａがアンチモンのプロファイルであり、曲線Ｂがボロン
のプロファイルである。その後、表面のＳ　ｉｏ　２膜
３を除去し、２６ｍ±０．２μｍの厚さのｎ型エピタキ
シャル層７を形成する。

５その不純物濃度は１０〜１０１８／ｃＩ１１３程度であ
る（第２図（Ｄ）参照）。以上で、埋込拡散とエピタキ
シャル成長工程が終わる。

引き続いて、分離プロセスについて説明する。

ｎ型エピタキシャル層７の表面全体に、ＳｉＯ３膜８お
よびＳｉＮ膜９を形成する。そして、その上にレジスト
１０を塗布し、フォトリソグラフィ技術を用いて所望領
域のＳ　ｉＯ２膜８およびＳｉＮ膜９をエツチングで除
去する。その後、Ｓ　ｉＯ２膜８およびＳｉＮ膜９をマ
スクとして、ｎ型エピタキシャル層７を表面から０．１
μｍの深さまでウェットエツチングし、さらに０．　７
μｍの深さまで異方性ドライエツチングして、浅い溝を
形成する（第２図（Ｅ）参照）。ここで、所望領域とは
、ｎｐｎ）ランジスタの分離領域、ｎｐｎ　トランジス
タ内部に将来設けるｐ型ベース層とコレクタウオールと
の分離領域、ＰＩＮフォトダイオードの受光領域等であ
る。

つぎに、レジスト１１を塗布し、フォトリソグラフィ技
術により分離領域に設けられた溝の上方のみを除去する
。そして、レジスト１１をマスクとして３．０μｍの異
方性ドライエツチングを行い、浅い溝のうち分離領域に
ある溝を深くする。

その後、レジス＋１１を残したままボロンのイオン注入
を行い、深い溝のそれぞれの底部にｐ　のストッパ層を
形成する（第２図（Ｆ）参照）。つぎに、レジスト１０
，１１を除去した後、再びレジストを塗布しフォトリソ
グラフィ技術を利用してボロンをイオン注入し、ｐ　タ
ブ１２を形成する。ｐ　タブ１２は、ＰＩＮホトダイオ
ード領域およびｎｐｎ　トランジスタ領域をそれぞれ取
り囲むように形成される。ついで、レジストを除去し、
谷溝の内面にＳｉＯ３膜およびＳｉＮ膜を形成する。そ
して、ＳｉＮの異方性エツチングにより谷溝の側壁のＳ
ｉＮ膜を残したまま底部のＳｉＮ膜を除去する（第２図
（Ｇ）参照）。続いて、６気圧、１０５０℃雰囲気で熱
酸化を行う。これにより、ＳｉＮ膜で覆われていない部
分が酸化される。

この酸化によって得られる酸化膜の厚さは１．５μｍ程
度であり、浅い溝をほぼ埋め尽くしてしまう。その後、
ポリシリコン１３を表面全体に堆積することにより、深
い溝も穴埋めしてしまう。そして、ポリシリコン１３の
表面にＳ　ｉＯ２膜およびＳｉＮ膜を形成し、ドライエ
ツチングにより深い溝の上部のみに残るようにバターニ
ングする（第２図（Ｈ）参照）。つぎに、ポリシリコン
１３をエツチングする。これによって、深い溝の内部に
のみポリシリコン１３が残る。そして、表面に残された
ＳｉＮ膜をドライエツチングにより除去した後、酸化を
行って表面を平坦化する（第２図（１）参照）。

つぎに、表面にＳ　ｉＯ２膜２６およびＳｉＮ膜２７を
形成する。これらの膜の所望の領域をフォトリソグラフ
ィ技術を利用Ｉ−でパターニングする。

残されたＳ　ｉＯ２膜２６およびＳｉＮ膜２７をマスク
として燐を拡散することにより、ｎｐｎ）ランジスタの
コレクタウオールとなるｎ　層１５およびＰＩＮホトダ
イオードの電極引き出し層となるｎ　層１６を形成する
（第２図（Ｊ）参照）。

なお、第２図（Ｊ）から（Ｍ）では、深い溝の中のポリ
シリコンおよびＳｉＮ膜の表示は簡単のため省略しであ
る。続いて、ＳｉＮ膜の開口部を酸化した後、エミッタ
領域にマスク１７を形成し、ボロンをイオン注入して外
部ベース１８を形成する（第２図（Ｋ）参照）。さらに
、フォトリソグラフィ技術でボロンをイオン注入して真
性ベース１９を形成する。その後、Ｓ　ｉＯ２膜２ｏを
化学的気相成長法（ＣＶＤ）で堆、積し、加熱してプロ
ファイルを形成する（第２図（Ｌ）参照）。

つぎに、表面のＳ　ｉＯ２膜２０およびＳｉＮ膜をドラ
イエツチングで除去した後、ポリシリコン２１を堆積す
る。そして、ひ素をイオン注入する（第２図ＣＭ）参照
）。ソノ後、Ｓ　ｉＯ２膜をＣＶＤで堆積し、加熱して
エミッタ２２を形成する。

なお、ベース１９の下側に残されてるｎ型エピタキシャ
ル層がコレクタ２３となる。そして、５ｉＯ２膜および
不要なポリシリコンをドライエツチングして除去し、再
びＳｉＯ３膜をＣＶＤで堆積する（第２図（Ｎ）参照）
。

第１図に示す半導体装置は、以上の工程を経た後、必要
な電極を形成したものであり、同一基板上にＰＩＮホト
ダイオード３１とｎｐｎ　）ランジスタ３２とがモノリ
シックに形成されている。ＰＩＮホトダイオード３１は
、高濃度ｐ型半導体基板１をＰ層、低濃度ｐ型エピタキ
シャル層２を１層、ｎ型埋込層６をＮ層とする基板ＰＩ
Ｎホトダイオードである。ｎ型埋込層６には電極取出層
１６を介してカソード電極３３が設けられており、基板
１の裏面には図示省略したアノード電極が設けられてい
る。電極間に逆バイアスが印加された状態で光が入射す
ると、低濃度ｐ型エピタキシャル層２の空乏領域でキャ
リアが発生し、このキャリアが空乏領域の電界によって
移動して光電流となる。また、ｐ　タブ層上の電極３４
は、裏面の電極と共にＰＩＮホトダイオードのアノード
電極として機能するものである。この電極３４がアノー
ド電極として付加されることにより、アノード電極を裏
面電極のみとしたときよりも寄生抵抗を低減することが
できる。

ｎｐｎトランジスタ３２には、図示のように、エミッタ
電極３５、ベース電極３６、コレクタ電極３７が設けら
れている。ｐ型埋込層４は周囲の素子との間のパンチス
ルーを防止するために設けられている。また、分離溝の
底部の周囲にはストッパ層２９が設けられ、バンチスル
ーを一層効果的に防止している。

また、ＰＩＮホトダイオード３１では、ｎ型エピタキシ
ャル層７を利用してｎｐｎ　）ランジスタ３２の表面と
同じ高さの電極取出層１６が形成され、さらにその周辺
にはｎ型エピタキシャル層７を酸化して得られるシリコ
ン酸化膜が電極取出層１６と同じ高さで形成されている
。したがって、ＰＩＮホトダイオード３１およびｎｐｎ
トランジスタ３２を含む表面全体が平坦となり、配線を
容易に行うことができる。

なお、本実施例では、ＰＩＮホトダイオード３１の受光
領域となる中央領域においてもＳｉＯ２膜の表面が電極
取出層１６と同じ高さ、すなわち、そのＳｉＯ２膜の膜
厚が２μｍ程度となっている。しかし、この領域での膜
厚は、むしろ受光すべき光の波長を考慮して決められる
。波長が８００〜９００　ｎ　ｍの赤外光用では、Ｓ　
ｉＯ２膜が本実施例のように２μｍと厚くてもよい。し
かし、紫外域では、たとえば０．２μｍ程度の薄いＳ　
五〇　２膜が望ましい。

〔発明の効果〕

以上説明したように、本発明の半導体装置によれば、Ｐ
ＩＮホトダイオードおよびｎｐｎバイポーラトランジス
タが同一基板上にモノリシックに形成されているので、
配線に基づく寄生容量を小さくできる等の効果を有する
。したがって、光通信用受信回路等に用いた場合、従来
回路に比較して一層高速に動作させることが可能となる
。また、ハイブリッドＩＣのような組み込み工程が不要
である。しかも、表面が平坦であるので、その後の配線
を容易に行うことができる。

【図面の簡単な説明】

第１図は本発明の一実施例である半導体装置の部分断面
斜視図、第２図はその製造方法を示す工程断面図、第３
図は埋込層のプロファイルを示すグラフである。１・・・高濃度ｐ型半導体基板、２・・・低濃度ｐ型エ
ピタキシャル層、４・・・ｐ型埋込層、５．６・・・ｎ
型埋込層、７・・・ｎ型エピタキシャル層、１２・・・
ｐ＋タブ、１６・・・電極取出層、１８・・・外部ベー
ス、１９・・・真性ベース、２２・・・エミッタ、２３
・・・コレクタ、３１・・・ＰＩＮホトダイオード、３
２・・・ｎｐｎトランジスタ。

Claims

【特許請求の範囲】高濃度ｐ型シリコン半導体基板上に低濃度ｐ型シリコン
エピタキシャル層が形成され、さらにその上にｎ型シリ
コンエピタキシャル層が形成されている半導体装置であ
って、前記低濃度ｐ型シリコンエピタキシャル層の所定領域の
表層部にｎ型埋込層が形成されていることにより、前記
高濃度ｐ型半導体基板をＰ層、前記低濃度シリコンエピ
タキシャル層をＩ層および前記ｎ型埋込層をＮ層とする
ＰＩＮホトダイオードが構成されており、前記所定領域の近傍の前記ｎ型シリコンエピタキシャル
層中への不純物ドープにより形成されたｎ型コレクタ層
、ｐ型ベース層およびｎ型エミッタ層によってｎｐｎバ
イポーラトランジスタが構成されており、前記所定領域におけるｎ型シリコンエピタキシャル層の
一部が電極取出層として残されており、少なくともその
電極取出層の周辺領域には前記ｎ型シリコンエピタキシ
ャル層を酸化して得られるシリコン酸化膜が前記電極取
出層とほぼ同じ厚さで形成されていることを特徴とする
半導体装置。