JPH038582B2 - - Google Patents
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- JPH038582B2 JPH038582B2 JP57001706A JP170682A JPH038582B2 JP H038582 B2 JPH038582 B2 JP H038582B2 JP 57001706 A JP57001706 A JP 57001706A JP 170682 A JP170682 A JP 170682A JP H038582 B2 JPH038582 B2 JP H038582B2
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- 229910021420 polycrystalline silicon Inorganic materials 0.000 claims description 53
- 239000012535 impurity Substances 0.000 claims description 24
- VYPSYNLAJGMNEJ-UHFFFAOYSA-N Silicium dioxide Chemical compound O=[Si]=O VYPSYNLAJGMNEJ-UHFFFAOYSA-N 0.000 claims description 17
- 239000004065 semiconductor Substances 0.000 claims description 17
- 238000004519 manufacturing process Methods 0.000 claims description 16
- 229910052814 silicon oxide Inorganic materials 0.000 claims description 15
- 230000003647 oxidation Effects 0.000 claims description 12
- 238000007254 oxidation reaction Methods 0.000 claims description 12
- 238000011282 treatment Methods 0.000 claims description 8
- 238000009792 diffusion process Methods 0.000 claims description 6
- 239000000758 substrate Substances 0.000 claims description 6
- 241000293849 Cordylanthus Species 0.000 claims description 4
- 229910021419 crystalline silicon Inorganic materials 0.000 claims description 2
- 238000000034 method Methods 0.000 description 8
- ZOXJGFHDIHLPTG-UHFFFAOYSA-N Boron Chemical compound [B] ZOXJGFHDIHLPTG-UHFFFAOYSA-N 0.000 description 5
- 230000015572 biosynthetic process Effects 0.000 description 5
- 229910052796 boron Inorganic materials 0.000 description 5
- 238000005468 ion implantation Methods 0.000 description 4
- 229910052751 metal Inorganic materials 0.000 description 4
- 239000002184 metal Substances 0.000 description 4
- 230000003071 parasitic effect Effects 0.000 description 4
- XUIMIQQOPSSXEZ-UHFFFAOYSA-N Silicon Chemical compound [Si] XUIMIQQOPSSXEZ-UHFFFAOYSA-N 0.000 description 3
- 229910052785 arsenic Inorganic materials 0.000 description 3
- RQNWIZPPADIBDY-UHFFFAOYSA-N arsenic atom Chemical compound [As] RQNWIZPPADIBDY-UHFFFAOYSA-N 0.000 description 3
- 229910052710 silicon Inorganic materials 0.000 description 3
- 239000010703 silicon Substances 0.000 description 3
- 229910052581 Si3N4 Inorganic materials 0.000 description 2
- 230000003321 amplification Effects 0.000 description 2
- 238000005516 engineering process Methods 0.000 description 2
- 238000010438 heat treatment Methods 0.000 description 2
- 238000002955 isolation Methods 0.000 description 2
- 238000003199 nucleic acid amplification method Methods 0.000 description 2
- 238000005204 segregation Methods 0.000 description 2
- HQVNEWCFYHHQES-UHFFFAOYSA-N silicon nitride Chemical compound N12[Si]34N5[Si]62N3[Si]51N64 HQVNEWCFYHHQES-UHFFFAOYSA-N 0.000 description 2
- 230000001133 acceleration Effects 0.000 description 1
- 238000000137 annealing Methods 0.000 description 1
- 210000003323 beak Anatomy 0.000 description 1
- 230000015556 catabolic process Effects 0.000 description 1
- 230000008094 contradictory effect Effects 0.000 description 1
- 238000007796 conventional method Methods 0.000 description 1
- 238000010586 diagram Methods 0.000 description 1
- 230000000694 effects Effects 0.000 description 1
- 238000002513 implantation Methods 0.000 description 1
- 238000002347 injection Methods 0.000 description 1
- 239000007924 injection Substances 0.000 description 1
- 230000010354 integration Effects 0.000 description 1
- 230000001590 oxidative effect Effects 0.000 description 1
- 238000000926 separation method Methods 0.000 description 1
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- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
- H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
- H01L29/68—Types of semiconductor device ; Multistep manufacturing processes therefor controllable by only the electric current supplied, or only the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched
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- H01L29/72—Transistor-type devices, i.e. able to continuously respond to applied control signals
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Description
【発明の詳細な説明】
この発明は、バイポーラ型の半導体集積回路装
置の製造方法に関する。
置の製造方法に関する。
バイポーラ型半導体集積回路の製造において、
素子面積を縮小させることは、集積密度の向上の
みならず、寄生容量の低減化により低消費電力化
および高速動作を可能にする。
素子面積を縮小させることは、集積密度の向上の
みならず、寄生容量の低減化により低消費電力化
および高速動作を可能にする。
上記の目的のため、通常電極金属の微細加工限
度とマスク合せ余裕とによつて規定されるトラン
ジスタのベース面積を多結晶シリコンを用いて電
極を取り出すことによつてさらに著しく縮小させ
る技術が近年相次いで提案されており、その一例
を第１図に示す。
度とマスク合せ余裕とによつて規定されるトラン
ジスタのベース面積を多結晶シリコンを用いて電
極を取り出すことによつてさらに著しく縮小させ
る技術が近年相次いで提案されており、その一例
を第１図に示す。
第１図は前述のように、多結晶シリコンを使用
した自己整合技術によつて電極を取り出し、さら
に多結晶シリコンを抵抗として使用して寄生容量
を低減させているものであり、その製造工程を以
下順を追つて説明する。
した自己整合技術によつて電極を取り出し、さら
に多結晶シリコンを抵抗として使用して寄生容量
を低減させているものであり、その製造工程を以
下順を追つて説明する。
まず、公知の技術によつて、Ｐ型基板にN+埋
込拡散を施し、N-型エピタキシヤル層育成、酸
化膜分離工程を経て、コレクタ抵抗低減用のN+
デイープコレクタ領域を、上記N+埋込層に到達
するまで拡散した後の状態を第１図Ａに示す。
込拡散を施し、N-型エピタキシヤル層育成、酸
化膜分離工程を経て、コレクタ抵抗低減用のN+
デイープコレクタ領域を、上記N+埋込層に到達
するまで拡散した後の状態を第１図Ａに示す。
すなわち、第１図Ａにおいて、１はP-型シリ
コン基板、２はN+型埋込拡散層、３はコレクタ
となるN-型エピタキシヤル層、４は素子分離シ
リコン酸化膜、５はN+デイープコレクタ領域で
ある。
コン基板、２はN+型埋込拡散層、３はコレクタ
となるN-型エピタキシヤル層、４は素子分離シ
リコン酸化膜、５はN+デイープコレクタ領域で
ある。
次に、第１図Ｂに示すように、コレクタ層３の
表面にイオン注入などの方法により、選択的にＰ
型不純物、たとえば、硼素を導入し、メインベー
ス層６を形成する。
表面にイオン注入などの方法により、選択的にＰ
型不純物、たとえば、硼素を導入し、メインベー
ス層６を形成する。
続いて、メインベース層６、デイープコレクタ
領域５の表面を露出し、第１図Ｃに示すように、
全面に多結晶シリコン層７を育成し、さらに、そ
の多結晶シリコン層７上の所定部分、すなわち、
サイドベースおよびベース電極引出し部、エミツ
タ・コレクタ電極ならびに抵抗などの形成予定領
域に選択酸化のためのマスク層８1，８2，８3，
８4を形成する。このマスク層８1，８2，８3，８4
は薄いシリコン酸化膜上にシリコン窒化膜を積層
した２層膜よりなる。
領域５の表面を露出し、第１図Ｃに示すように、
全面に多結晶シリコン層７を育成し、さらに、そ
の多結晶シリコン層７上の所定部分、すなわち、
サイドベースおよびベース電極引出し部、エミツ
タ・コレクタ電極ならびに抵抗などの形成予定領
域に選択酸化のためのマスク層８1，８2，８3，
８4を形成する。このマスク層８1，８2，８3，８4
は薄いシリコン酸化膜上にシリコン窒化膜を積層
した２層膜よりなる。
次に、選択酸化処理により、第１図Ｄのよう
に、マスク層８1，８2，８3，８4直下の多結晶シ
リコン層７をそれぞれ７1，７2，７3，７4として
残し、表面にマスク層を有しない多結晶シリコン
層をシリコン酸化膜９に変える。
に、マスク層８1，８2，８3，８4直下の多結晶シ
リコン層７をそれぞれ７1，７2，７3，７4として
残し、表面にマスク層を有しない多結晶シリコン
層をシリコン酸化膜９に変える。
続いて、サイドベースおよびベース電極引出し
部ならびに抵抗を形成する部分のマスク層８1，
８4をそれぞれ除去し、その部分の多結晶シリコ
ン層７1，７4にイオン注入などによつて高濃度の
Ｐ型不純物、たとえば、硼素を導入し、熱酸化処
理を施す。このとき、第１図Ｅに示すように、多
結晶シリコン層７1中のＰ型不純物の一部がメイ
ンベース層６中に拡散し、サイドベース領域１０
となる。
部ならびに抵抗を形成する部分のマスク層８1，
８4をそれぞれ除去し、その部分の多結晶シリコ
ン層７1，７4にイオン注入などによつて高濃度の
Ｐ型不純物、たとえば、硼素を導入し、熱酸化処
理を施す。このとき、第１図Ｅに示すように、多
結晶シリコン層７1中のＰ型不純物の一部がメイ
ンベース層６中に拡散し、サイドベース領域１０
となる。
引き続き、残つたマスク層８2，８3を除去し、
この部分の多結晶シリコン層７2，７3に高濃度の
Ｎ型不純物、たとえば、砒素を導入し、熱酸化処
理を施し、メインベース層６中にエミツタ領域１
１を形成する（第１図Ｆ）。同時に、サイドベー
ス領域１０はさらに深く拡散される。
この部分の多結晶シリコン層７2，７3に高濃度の
Ｎ型不純物、たとえば、砒素を導入し、熱酸化処
理を施し、メインベース層６中にエミツタ領域１
１を形成する（第１図Ｆ）。同時に、サイドベー
ス領域１０はさらに深く拡散される。
その後、第１図Ｇのように、コンタクトホール
を開窓し、金属配線１２1，１２2，１２3，１２
４，１２5を施して、半導体集積回路装置が完成す
る。コンタクトホールは周囲の厚いシリコン酸化
膜９により、自己整合的に開窓され、また、ベー
ス電極は多結晶シリコン層７1によつて素子領域
の外部に引き出され、その上に金属配線１２1が
接続される。
を開窓し、金属配線１２1，１２2，１２3，１２
４，１２5を施して、半導体集積回路装置が完成す
る。コンタクトホールは周囲の厚いシリコン酸化
膜９により、自己整合的に開窓され、また、ベー
ス電極は多結晶シリコン層７1によつて素子領域
の外部に引き出され、その上に金属配線１２1が
接続される。
なお、エミツタ領域１１の紙面に垂直方向の両
端は分離酸化膜４に接触したいわゆるウオールド
エミツタ構造をなしている。
端は分離酸化膜４に接触したいわゆるウオールド
エミツタ構造をなしている。
上記の製造方法は耐圧の高いウオールドエミツ
タ構造トランジスタを容易に形成することと、多
結晶シリコンによるベース電極引出しにより、素
子面積を著しく縮小することを可能にしたすぐれ
た方法であるが、以下に列挙するごとき短所を合
わせもつている。
タ構造トランジスタを容易に形成することと、多
結晶シリコンによるベース電極引出しにより、素
子面積を著しく縮小することを可能にしたすぐれ
た方法であるが、以下に列挙するごとき短所を合
わせもつている。
(1) メインベース層の形成（第１図Ｂ）からエミ
ツタ領域の形成（第１図Ｆ）までの間の熱処理
が多いため、メインベース層が深くなる。
ツタ領域の形成（第１図Ｆ）までの間の熱処理
が多いため、メインベース層が深くなる。
(2) エミツタ領域上のマスク層82の除去におい
て、十分にオーバーエツチできないため、多結
晶シリコン層７2とマスク層８2の間にくさび状
に張り出したシリコン酸化膜（いわゆるバーズ
ビーク：bird′s beak）が残り、多結晶シリコ
ン層７2の中に十分なＮ型不純物を供給するこ
とが困難である。
て、十分にオーバーエツチできないため、多結
晶シリコン層７2とマスク層８2の間にくさび状
に張り出したシリコン酸化膜（いわゆるバーズ
ビーク：bird′s beak）が残り、多結晶シリコ
ン層７2の中に十分なＮ型不純物を供給するこ
とが困難である。
(3) 多結晶シリコン中の不純物拡散係数は単結晶
シリコン中に比べて著しく速いため、エミツタ
領域上の多結晶シリコン層７2中に導入された
Ｎ型不純物は多結晶シリコン層７2中に一様に
なつた後、メインベース層６に拡散し、エミツ
タ領域１１を形成するが、多結晶シリコン層７
２の膜厚が厚いため、高いエミツタ表面濃度が
得られない。
シリコン中に比べて著しく速いため、エミツタ
領域上の多結晶シリコン層７2中に導入された
Ｎ型不純物は多結晶シリコン層７2中に一様に
なつた後、メインベース層６に拡散し、エミツ
タ領域１１を形成するが、多結晶シリコン層７
２の膜厚が厚いため、高いエミツタ表面濃度が
得られない。
(4) 高不純物濃度での多結晶シリコン層の層抵抗
は膜厚に強く依存し、膜厚が薄いほど高くな
る。したがつて、２度の酸化処理によつて膜厚
が減少したベース電極引出し用多結晶シリコン
層７1の低抵抗化が困難である。
は膜厚に強く依存し、膜厚が薄いほど高くな
る。したがつて、２度の酸化処理によつて膜厚
が減少したベース電極引出し用多結晶シリコン
層７1の低抵抗化が困難である。
(5) 同様に、抵抗用多結晶シリコン層７4の膜厚
変化量が大きいため、抵抗値の再現性が乏し
い。
変化量が大きいため、抵抗値の再現性が乏し
い。
(6) エミツタ領域１１とサイドベース領域１０の
間に高抵抗のメインベース層６が介在してい
る。
間に高抵抗のメインベース層６が介在してい
る。
以上のうち、(1)、(2)、(3)項により、トランジス
タのベース幅が広くなり、エミツタ濃度が低いた
め、注入効率も低く、高いエミツタ接地電流増幅
率hfeを得ることが困難であり、ひいては、遮断
周波数fTも高くできない。
タのベース幅が広くなり、エミツタ濃度が低いた
め、注入効率も低く、高いエミツタ接地電流増幅
率hfeを得ることが困難であり、ひいては、遮断
周波数fTも高くできない。
また、(4)、(6)項によつて、ベース直列抵抗rbが
高くなり、以上の２点はともにトランジスタの高
周波特性を悪化させるものである。
高くなり、以上の２点はともにトランジスタの高
周波特性を悪化させるものである。
すなわち、素子の微細化と多結晶シリコン抵抗
の採用により、寄生容量を低減し、低消費電力領
域（低電流領域）では遅延時間消費電力積は改善
されるが、さらに電流を増しても、遅延時間は通
常の多結晶シリコンを用いない構造のものほど減
少せず、また上記(5)項の理由によつて、集積回路
装置の特性が処理条件の変動に敏感に依存し、安
定な性能を得ることが困難であると云う欠点を有
していた。
の採用により、寄生容量を低減し、低消費電力領
域（低電流領域）では遅延時間消費電力積は改善
されるが、さらに電流を増しても、遅延時間は通
常の多結晶シリコンを用いない構造のものほど減
少せず、また上記(5)項の理由によつて、集積回路
装置の特性が処理条件の変動に敏感に依存し、安
定な性能を得ることが困難であると云う欠点を有
していた。
さらに、(1)項の改善には、低温処理が必要であ
るが、多結晶シリコン層７1，７4へのＰ型不純物
（硼素）導入後の酸化処理を低温化すると、多結
晶シリコン層から成長するシリコン酸化膜への不
純物の偏析が増し、ベース直列抵抗rbを増大さ
せ、抵抗値の変動も大きくなる。
るが、多結晶シリコン層７1，７4へのＰ型不純物
（硼素）導入後の酸化処理を低温化すると、多結
晶シリコン層から成長するシリコン酸化膜への不
純物の偏析が増し、ベース直列抵抗rbを増大さ
せ、抵抗値の変動も大きくなる。
また、(2)項、(3)項を改善するためには、多結晶
シリコン層７1，７4上の酸化膜を厚くしなければ
ならず、(4)項、(5)項の悪化を招く。以上のよう
に、(1)〜(3)項と、(4)項、(5)項とは互いに相反する
要求をもつていた。
シリコン層７1，７4上の酸化膜を厚くしなければ
ならず、(4)項、(5)項の悪化を招く。以上のよう
に、(1)〜(3)項と、(4)項、(5)項とは互いに相反する
要求をもつていた。
この発明は、上記の点にかんがみなされたもの
で、高いエミツタ接地電流増幅率（以下、hfeと
云う）、高い遮断周波数（以下fTと云う）および
低いベース直列抵抗（以下、rbと云う）をもつト
ランジスタと安定した多結晶シリコン抵抗とを有
し、低消費電力性と高速性を兼備した高密度のバ
イポーラ型半導体集積回路装置の製造方法を提供
することを目的とする。
で、高いエミツタ接地電流増幅率（以下、hfeと
云う）、高い遮断周波数（以下fTと云う）および
低いベース直列抵抗（以下、rbと云う）をもつト
ランジスタと安定した多結晶シリコン抵抗とを有
し、低消費電力性と高速性を兼備した高密度のバ
イポーラ型半導体集積回路装置の製造方法を提供
することを目的とする。
以下、この発明の半導体集積回路装置の製造方
法の実施例について図面に基づき説明する。
法の実施例について図面に基づき説明する。
第２図Ａ〜Ｇはその一実施例の製造工程を説明
するための図であり、これらの図中第１図Ａ〜Ｇ
と同一部分には同一符号を付してその説明を省略
する。
するための図であり、これらの図中第１図Ａ〜Ｇ
と同一部分には同一符号を付してその説明を省略
する。
第２図Ａは、従来例と同様にして、デイープコ
レクタ領域５の形成を終えた後、コレクタとなる
エピタキシヤル層（第１領域）３およびデイープ
コレクタ領域５の表面を露出させた状態の図であ
る。
レクタ領域５の形成を終えた後、コレクタとなる
エピタキシヤル層（第１領域）３およびデイープ
コレクタ領域５の表面を露出させた状態の図であ
る。
次に、第２図Ｂに示すようにシリコン基板１の
全表面に多結晶シリコン層７を2000〜6000〓程度
の厚さに成長させ、この多結晶シリコン層７の全
表面にシリコン酸化膜とシリコン窒化膜とからな
るマスク層８を積層する。
全表面に多結晶シリコン層７を2000〜6000〓程度
の厚さに成長させ、この多結晶シリコン層７の全
表面にシリコン酸化膜とシリコン窒化膜とからな
るマスク層８を積層する。
続いて、第２図Ｃに示すように、必要な部分の
マスク層８1，８2，８3，８4を残し、マスク層８
の他の部分を除去し、その後メインベース層（第
２領域）６1，６2を形成するために、イオン注入
によつてＰ型不純物例えば硼素を1014cm-2程度、
エピタキシヤル層（第１領域）３中に導入する。
この場合に、適当の加速エネルギーを選択するこ
とにより、不純物濃度がマスク層８1，８2直下の
部分では多結晶シリコン層７中に、マスク層が除
去された部分ではエピタキシヤル層３中に生じる
ようにする。その後900℃程度の温度でアニール
すると、マスク層８1，８2直下の部分では比較的
浅く低濃度（層抵抗が高い）のメインベース層６
１が形成され、マスク層がない部分では深く高濃
度（層抵抗が低い）のメインベース層６2が形成
される。
マスク層８1，８2，８3，８4を残し、マスク層８
の他の部分を除去し、その後メインベース層（第
２領域）６1，６2を形成するために、イオン注入
によつてＰ型不純物例えば硼素を1014cm-2程度、
エピタキシヤル層（第１領域）３中に導入する。
この場合に、適当の加速エネルギーを選択するこ
とにより、不純物濃度がマスク層８1，８2直下の
部分では多結晶シリコン層７中に、マスク層が除
去された部分ではエピタキシヤル層３中に生じる
ようにする。その後900℃程度の温度でアニール
すると、マスク層８1，８2直下の部分では比較的
浅く低濃度（層抵抗が高い）のメインベース層６
１が形成され、マスク層がない部分では深く高濃
度（層抵抗が低い）のメインベース層６2が形成
される。
次に、第２図Ｄに示すように、不要部分の多結
晶シリコン層７を酸化させて多結晶シリコン酸化
膜９に変換させる。この場合にメインベース層６
１，６2を深くしないために、高圧酸化等を用いて
900℃程度の低温で、シリコン酸化膜９を形成す
ることが望ましい。
晶シリコン層７を酸化させて多結晶シリコン酸化
膜９に変換させる。この場合にメインベース層６
１，６2を深くしないために、高圧酸化等を用いて
900℃程度の低温で、シリコン酸化膜９を形成す
ることが望ましい。
次に、エミツタおよびコレクタ電極を形成する
部分のマスク層８2，８3を選択的に除去し、除去
した部分の多結晶シリコン層７2，７3中にイオン
注入などによつてＮ型不純物、例えば砒素を1016
cm-2程度の高濃度に導入し、900℃程度の温度で
熱酸化することにより、第２図Ｅに示すように、
多結晶シリコン層７2，７3上に厚いシリコン酸化
膜を形成して、多結晶シリコン層７2，７3の厚さ
を減じる。この時、多結晶シリコン層７2中のＮ
型不純物の一部がメインベース６1中に拡散し、
エミツタ領域（第３領域）１１を形成する。な
お、マスク層８2，８3の下層のシリコン酸化膜の
除去に際して、周囲が非常に厚い多結晶シリコン
酸化膜９およびマスク層８1，８4で覆われている
ので、バーズビークを除去するのに十分なオーバ
ーエツチをすることができる。
部分のマスク層８2，８3を選択的に除去し、除去
した部分の多結晶シリコン層７2，７3中にイオン
注入などによつてＮ型不純物、例えば砒素を1016
cm-2程度の高濃度に導入し、900℃程度の温度で
熱酸化することにより、第２図Ｅに示すように、
多結晶シリコン層７2，７3上に厚いシリコン酸化
膜を形成して、多結晶シリコン層７2，７3の厚さ
を減じる。この時、多結晶シリコン層７2中のＮ
型不純物の一部がメインベース６1中に拡散し、
エミツタ領域（第３領域）１１を形成する。な
お、マスク層８2，８3の下層のシリコン酸化膜の
除去に際して、周囲が非常に厚い多結晶シリコン
酸化膜９およびマスク層８1，８4で覆われている
ので、バーズビークを除去するのに十分なオーバ
ーエツチをすることができる。
次に、第２図Ｆに示すように、残存したマスク
層８1，８4を除去し、多結晶シリコン層７1，７4
中にＰ型不純物、例えば硼素を1015〜1016cm-2程
度の高濃度に導入し、900℃〜1000℃程度の温度
で熱酸化処理を施すことにより、低不純物濃度の
メインベース層６1中にサイドベース領域（第４
領域）１０を形成すると共に、エミツタ領域（第
３領域）１１をさらに深く拡散して適当なhfeが
得られるようにコントロールする。
層８1，８4を除去し、多結晶シリコン層７1，７4
中にＰ型不純物、例えば硼素を1015〜1016cm-2程
度の高濃度に導入し、900℃〜1000℃程度の温度
で熱酸化処理を施すことにより、低不純物濃度の
メインベース層６1中にサイドベース領域（第４
領域）１０を形成すると共に、エミツタ領域（第
３領域）１１をさらに深く拡散して適当なhfeが
得られるようにコントロールする。
続いて、従来例と同様に、第２図Ｇに示すよう
に、コンタクトホールを開窓し、金属配線１２1，
１２2，１２3，１２4，１２5を施して半導体集積
回路装置を完成させる。
に、コンタクトホールを開窓し、金属配線１２1，
１２2，１２3，１２4，１２5を施して半導体集積
回路装置を完成させる。
上述したような一実施例によれば、以下に列挙
するような利点が得られる。
するような利点が得られる。
(a) メインベース層の形成からエミツタ領域の形
成前までの間の熱処理はすべて900℃程度以下
の低温処理が可能であるため、メインベース層
が深くなることはない。
成前までの間の熱処理はすべて900℃程度以下
の低温処理が可能であるため、メインベース層
が深くなることはない。
(b) エミツタ領域上のマスク層８2の除去に当つ
て、十分なオーバーエツチが可能であるため、
バーズビークが除去されて、多結晶シリコン層
７2中に十分にＮ型不純物を供給できる。
て、十分なオーバーエツチが可能であるため、
バーズビークが除去されて、多結晶シリコン層
７2中に十分にＮ型不純物を供給できる。
(c) 砒素などのＮ型不純物の偏析係数は約10程度
と大きいので、多結晶シリコン層７2の表面に
厚い酸化膜を形成した後にも、大部分のＮ型不
純物は厚さが減じた多結晶シリコン層７2中に
残留し、Ｎ型不純物濃度が高くなり、このため
高い表面濃度をもつたエミツタ領域１１を形成
できる。
と大きいので、多結晶シリコン層７2の表面に
厚い酸化膜を形成した後にも、大部分のＮ型不
純物は厚さが減じた多結晶シリコン層７2中に
残留し、Ｎ型不純物濃度が高くなり、このため
高い表面濃度をもつたエミツタ領域１１を形成
できる。
(d) エミツタ領域とサイドベース領域との間のメ
インベース層６2の層抵抗が低いこと、および
ベース電極引き出し用の多結晶シリコン層７1
の酸化量が少なく、多結晶シリコン層が厚く保
持されることで、多結晶シリコン層７1の低抵
抗化が容易であることにより、rbが小さい。
インベース層６2の層抵抗が低いこと、および
ベース電極引き出し用の多結晶シリコン層７1
の酸化量が少なく、多結晶シリコン層が厚く保
持されることで、多結晶シリコン層７1の低抵
抗化が容易であることにより、rbが小さい。
(e) 同様に、抵抗用の多結晶シリコン層７4の厚
さの変化が少ないので、抵抗値の再現性がよ
い。
さの変化が少ないので、抵抗値の再現性がよ
い。
上述したように、この実施例によれば、従来の
製造方法による半導体集積回路装置がもつていた
欠点をすべて解消することができ、高いhfe、fTお
よび低いrbをもつ高速動作に適したトランジスタ
と、抵抗値の再現性のよい多結晶シリコン抵抗を
もち、低消費電力・高速動作を兼備し、性能の安
定した半導体集積回路装置を製造することができ
る。
製造方法による半導体集積回路装置がもつていた
欠点をすべて解消することができ、高いhfe、fTお
よび低いrbをもつ高速動作に適したトランジスタ
と、抵抗値の再現性のよい多結晶シリコン抵抗を
もち、低消費電力・高速動作を兼備し、性能の安
定した半導体集積回路装置を製造することができ
る。
なお、上記実施例では、第１図に示した構造の
半導体集積回路装置について説明したが、この発
明は多結晶シリコンを用いて電極を取り出す上記
実施例と類似した他の半導体集積回路装置にも適
用することができる。
半導体集積回路装置について説明したが、この発
明は多結晶シリコンを用いて電極を取り出す上記
実施例と類似した他の半導体集積回路装置にも適
用することができる。
上述した一実施例では、第２図Ｃにおいて、低
濃度で浅いメインベース層６1と高濃度で深いメ
インベース層６2とを同時に形成したが、この発
明は、第３図Ａに示すように、低濃度で浅いメイ
ンベース層６2を先に形成しておき、その後、第
３図Ｂに示すように、マスク層８の選択除去に用
いたレジスト１３1〜１３4を残したままイオン注
入によつて高濃度でやや深いメインベース層６2
を形成し、さらにその後レジスト１３1〜１３4を
除去して、以後第２図に示す一実施例の製造方法
と同様の工程を行なうようにしても、同様な利点
が得られる。
濃度で浅いメインベース層６1と高濃度で深いメ
インベース層６2とを同時に形成したが、この発
明は、第３図Ａに示すように、低濃度で浅いメイ
ンベース層６2を先に形成しておき、その後、第
３図Ｂに示すように、マスク層８の選択除去に用
いたレジスト１３1〜１３4を残したままイオン注
入によつて高濃度でやや深いメインベース層６2
を形成し、さらにその後レジスト１３1〜１３4を
除去して、以後第２図に示す一実施例の製造方法
と同様の工程を行なうようにしても、同様な利点
が得られる。
以上詳述したように、この発明の製造方法によ
れば、エミツタ領域を形成した後に、サイドベー
ス領域を形成することおよびエミツタ領域とサイ
ドベース領域との間に介在するメインベース層を
低抵抗化したことにより、高速動作に適したトラ
ンジスタと安定した多結晶シリコン抵抗を形成す
ることができ、また寄生容量も小さいという効果
があり、ECL、STTLなどを含む低消費電力・高
速動作のバイポーラ型で高密度の半導体集積回路
装置の製造に広く利用することができる。
れば、エミツタ領域を形成した後に、サイドベー
ス領域を形成することおよびエミツタ領域とサイ
ドベース領域との間に介在するメインベース層を
低抵抗化したことにより、高速動作に適したトラ
ンジスタと安定した多結晶シリコン抵抗を形成す
ることができ、また寄生容量も小さいという効果
があり、ECL、STTLなどを含む低消費電力・高
速動作のバイポーラ型で高密度の半導体集積回路
装置の製造に広く利用することができる。
第１図Ａ〜Ｇは従来の半導体集積回路装置の製
造方法を工程順に示す断面図、第２図Ａ〜Ｇはこ
の発明の一実施例による半導体集積回路装置の製
造方法を工程順に示す断面図、第３図Ａ，Ｂは同
他の実施例による半導体集積回路装置の製造方法
の要部を工程順に示す断面図である。 １……シリコン基板、２……埋込拡散層、３…
…エピタキシヤル層、４……シリコン酸化膜、５
……デイープコレクタ領域、６，６1，６2……メ
インベース層、７，７1〜７4……多結晶シリコン
層、８，８1〜８4……マスク層、９……多結晶シ
リコン酸化膜、１０……サイドベース領域、１１
……エミツタ領域、１２1〜１２5……金属配線、
１３1〜１３4……レジスト。
造方法を工程順に示す断面図、第２図Ａ〜Ｇはこ
の発明の一実施例による半導体集積回路装置の製
造方法を工程順に示す断面図、第３図Ａ，Ｂは同
他の実施例による半導体集積回路装置の製造方法
の要部を工程順に示す断面図である。 １……シリコン基板、２……埋込拡散層、３…
…エピタキシヤル層、４……シリコン酸化膜、５
……デイープコレクタ領域、６，６1，６2……メ
インベース層、７，７1〜７4……多結晶シリコン
層、８，８1〜８4……マスク層、９……多結晶シ
リコン酸化膜、１０……サイドベース領域、１１
……エミツタ領域、１２1〜１２5……金属配線、
１３1〜１３4……レジスト。
Claims (1)
- 【特許請求の範囲】 １ 多結晶シリコンにより電極取出し部を形成し
たバイポーラ型半導体集積回路装置の製造方法に
おいて、 表面に第１導電型の所定領域を有する第２導電
型の半導体基板全面に、多結晶シリコン層を形成
する工程と、 上記多結晶シリコン層の選択された表面上に、
選択酸化のためのマスク層を形成する工程と、 上記マスク層を用いて、上記半導体基板のエミ
ツタ予定領域とサイドベース予定領域とが低不純
物濃度化され且つ上記半導体基板の上記エミツタ
予定領域と上記サイドベース予定領域との間に介
在する部分が高不純物濃度化された第２導電型の
メインベース層を形成する工程と、 選択熱酸化により表面に上記マスク層を有しな
い上記多結晶シリコン層をシリコン酸化膜に変換
する工程と、 上記マスク層の所定部をオーバエツチングによ
り除去すると共に、除去される上記マスク層下の
上記シリコン酸化膜のバーズビーク部を除去する
工程と、 上記マスク層が除去された上記多結晶シリコン
層に高濃度の第１導電型不純物を導入する工程
と、 熱酸化処理により、上記第１導電型不純物を導
入した上記多結晶シリコン層の膜厚を減じると共
に、上記メインベース層の上記エミツタ予定領域
内に上記第１導電型不純物を拡散して、第１導電
型のエミツタ領域を形成する工程と、 残存する上記マスク層を全面除去する工程と、 第２導電型不純物を上記メインベース層の上記
サイドベース予定領域に拡散させて上記メインべ
ース層に第２導電型の高不純物濃度化されたサイ
ドベース領域を形成する工程とを含むことを特徴
とする半導体集積回路装置の製造方法。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP170682A JPS58119668A (ja) | 1982-01-11 | 1982-01-11 | 半導体集積回路装置の製造方法 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP170682A JPS58119668A (ja) | 1982-01-11 | 1982-01-11 | 半導体集積回路装置の製造方法 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS58119668A JPS58119668A (ja) | 1983-07-16 |
| JPH038582B2 true JPH038582B2 (ja) | 1991-02-06 |
Family
ID=11508991
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP170682A Granted JPS58119668A (ja) | 1982-01-11 | 1982-01-11 | 半導体集積回路装置の製造方法 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS58119668A (ja) |
Families Citing this family (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US5262336A (en) * | 1986-03-21 | 1993-11-16 | Advanced Power Technology, Inc. | IGBT process to produce platinum lifetime control |
| JPS63186472A (ja) * | 1987-01-28 | 1988-08-02 | Mitsubishi Electric Corp | 半導体集積回路装置およびその製造方法 |
Citations (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS5627965A (en) * | 1979-08-15 | 1981-03-18 | Nec Corp | Manufacture of semiconductor device |
Family Cites Families (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH0619250B2 (ja) * | 1987-07-24 | 1994-03-16 | 鹿島建設株式会社 | 煙突の壁厚検出方法及び装置 |
-
1982
- 1982-01-11 JP JP170682A patent/JPS58119668A/ja active Granted
Patent Citations (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS5627965A (en) * | 1979-08-15 | 1981-03-18 | Nec Corp | Manufacture of semiconductor device |
Also Published As
| Publication number | Publication date |
|---|---|
| JPS58119668A (ja) | 1983-07-16 |
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