JPH0376142A - 半導体集積回路 - Google Patents
半導体集積回路Info
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- JPH0376142A JPH0376142A JP21171889A JP21171889A JPH0376142A JP H0376142 A JPH0376142 A JP H0376142A JP 21171889 A JP21171889 A JP 21171889A JP 21171889 A JP21171889 A JP 21171889A JP H0376142 A JPH0376142 A JP H0376142A
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- wiring layer
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- 238000004519 manufacturing process Methods 0.000 description 6
- 238000010586 diagram Methods 0.000 description 5
- 230000000694 effects Effects 0.000 description 4
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Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
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Description
【発明の詳細な説明】
〔産業上の利用分野〕
本発明は、スタンダードセル方式の半導体集積回路にお
けるモジュールセル間または回路ブロック間の電源配線
、接地配線に関するものである。
けるモジュールセル間または回路ブロック間の電源配線
、接地配線に関するものである。
まず、第1の従来例について説明する。第3図はスタン
ダードセル方式の半導体集積回路を示す構成図、第6図
は従来の第1の配線層の平面図、第7図は従来の第2の
配線層の平面図、第4図および第5図はスルーホールの
平面図である。
ダードセル方式の半導体集積回路を示す構成図、第6図
は従来の第1の配線層の平面図、第7図は従来の第2の
配線層の平面図、第4図および第5図はスルーホールの
平面図である。
第3図において、1は半導体集積回路、2a。
2b、2cは半導体集積回路1上に配置され、まとまり
のある機能ブロックを1個の単位セルとするモジュール
セル、3は電源パッド、4は接地パッド、5a、5b、
5cはそれぞれモジュールセル2a、2b、2cの電源
ピン、6a、6b、6Cはそれぞれモジュールセル’l
a、 2b、 2cの接地ピン、7は信号パッドで
ある。
のある機能ブロックを1個の単位セルとするモジュール
セル、3は電源パッド、4は接地パッド、5a、5b、
5cはそれぞれモジュールセル2a、2b、2cの電源
ピン、6a、6b、6Cはそれぞれモジュールセル’l
a、 2b、 2cの接地ピン、7は信号パッドで
ある。
また、第4図および第5図において、1は半導体集積回
路、10は第1の配線層と第2の配線層を電気的に接続
するスルーホールのレイアウトパターン、11は第2の
配線とモジュールセル2a2b、2cの電源ピン5a、
5b、5c、接地ピン5a、5b、5cに使用される配
線層とを電気的に接続するスルーホールのレイアウトパ
ターンである。
路、10は第1の配線層と第2の配線層を電気的に接続
するスルーホールのレイアウトパターン、11は第2の
配線とモジュールセル2a2b、2cの電源ピン5a、
5b、5c、接地ピン5a、5b、5cに使用される配
線層とを電気的に接続するスルーホールのレイアウトパ
ターンである。
さらに、第6図および第7図において、1は半導体集積
回路、12は第1の配線層のレイアウトパターン、13
は第2の配線層のレイアウトパターンである。
回路、12は第1の配線層のレイアウトパターン、13
は第2の配線層のレイアウトパターンである。
次に、モジュールセルへの電源配線、接地配線の仕方に
ついて説明する。半導体集積回路外部より電源パッド3
に供給された電源電圧は、線状に接続された第1の配線
層のレイアウトパターン12の電源配線を通して、モジ
ュールセル2a、2b、2cの電源ピン5a、5b、5
cに供給される。同様に、半導体集積回路外部より接地
パッド4に供給された接地電圧は、線状に接続された第
2の配線層のレイアウトパターン13の接地配線を通し
て、モジュールセル2a、’lb、 2cの接地ピン
6a、6b、6cに供給される。
ついて説明する。半導体集積回路外部より電源パッド3
に供給された電源電圧は、線状に接続された第1の配線
層のレイアウトパターン12の電源配線を通して、モジ
ュールセル2a、2b、2cの電源ピン5a、5b、5
cに供給される。同様に、半導体集積回路外部より接地
パッド4に供給された接地電圧は、線状に接続された第
2の配線層のレイアウトパターン13の接地配線を通し
て、モジュールセル2a、’lb、 2cの接地ピン
6a、6b、6cに供給される。
次に、第2の従来例について説明する。第1O図は半導
体集積回路を示す構成図、第12図および第13図はス
ルーホールの平面図、第14図は従来の第1の配線層の
平面図、第15図は従来の第2の配線層の平面図である
。
体集積回路を示す構成図、第12図および第13図はス
ルーホールの平面図、第14図は従来の第1の配線層の
平面図、第15図は従来の第2の配線層の平面図である
。
第10図において、1は半導体集積回路、2a2b、2
cは半導体集積回路1上に配置された回路ブロック、3
は電源パッド、4は接地パッド、5a、5b、5cはそ
れぞれ回路ブロック2a。
cは半導体集積回路1上に配置された回路ブロック、3
は電源パッド、4は接地パッド、5a、5b、5cはそ
れぞれ回路ブロック2a。
2b、2cの電源ピン、6a、6b、6cはそれぞれ回
路ブロック2a、 2b、 2cの接地ピン、7は
信号パッドである。
路ブロック2a、 2b、 2cの接地ピン、7は
信号パッドである。
また、第12図および第13図において、1は半導体集
積回路、11は第1の配線層と第2の配線層を電気的に
接続するスルーホール、12a。
積回路、11は第1の配線層と第2の配線層を電気的に
接続するスルーホール、12a。
12b、12Cは各々第2の配線層を電源ピン5a、5
b、5cに電気的に接続するスルーホール、13a、1
3b、13cは各々第1の配線層を接地ピン6a、6b
、6cに接続するスルーホールである。
b、5cに電気的に接続するスルーホール、13a、1
3b、13cは各々第1の配線層を接地ピン6a、6b
、6cに接続するスルーホールである。
さらに、第14図および第15図において、1は半導体
集積回路、16aは第1の配線層のレイアウトパターン
、16bは第2の配線層のレイアウトパターンである。
集積回路、16aは第1の配線層のレイアウトパターン
、16bは第2の配線層のレイアウトパターンである。
次に、回路ブロックへの電源配線、接地配線の仕方につ
いて説明する。半導体集積回路外部より電源パッド3に
供給された電源電圧は、線状に接続された第1の配線層
のレイアウトパターン16aの電源配線を通して、回路
ブロック2a、2b2cの電源ピン5a、5b、5cに
供給される。
いて説明する。半導体集積回路外部より電源パッド3に
供給された電源電圧は、線状に接続された第1の配線層
のレイアウトパターン16aの電源配線を通して、回路
ブロック2a、2b2cの電源ピン5a、5b、5cに
供給される。
同様に、半導体集積回路外部より接地パッド4に供給さ
れた接地電圧は、線状に接続された第2の配線層のレイ
アウトパターン16bの接地配線を通して、回路ブロッ
ク2a、2b、2cの接地ピン6a、6b、6cに供給
される。
れた接地電圧は、線状に接続された第2の配線層のレイ
アウトパターン16bの接地配線を通して、回路ブロッ
ク2a、2b、2cの接地ピン6a、6b、6cに供給
される。
第1の従来例の半導体集積回路は以上のように構成され
ているので、電源パッド、接地パッドから各モジュール
セルまでの電源配線、接地配線の専用の領域が不要であ
るが、電源配線、接地配線のインピーダンス増大による
半導体集積回路の特性劣化が改善されないなどの問題が
あった。
ているので、電源パッド、接地パッドから各モジュール
セルまでの電源配線、接地配線の専用の領域が不要であ
るが、電源配線、接地配線のインピーダンス増大による
半導体集積回路の特性劣化が改善されないなどの問題が
あった。
本発明の第1の発明はこのような点に鑑みてなされたも
のであり、その目的とするところは、電源配線、接地配
線のインピーダンスを低くすることにある。
のであり、その目的とするところは、電源配線、接地配
線のインピーダンスを低くすることにある。
また、第2の従来例の半導体集積回路は以上のように構
成されているので、チップの種類毎に、電源配線用のマ
スクと接地配線用のマスクを各々作製する必要があり、
マスク作製のために時間とコストが増大するという問題
があった。
成されているので、チップの種類毎に、電源配線用のマ
スクと接地配線用のマスクを各々作製する必要があり、
マスク作製のために時間とコストが増大するという問題
があった。
本発明の第2の発明はこのような点に鑑みてなされたも
のであり、その目的とするところは、チップサイズは同
一であるが種類が異なるチップ作製に使用する電源配線
用マスクおよび接地配線用マスクを共通化し、マスク作
製の時間短縮とコスト削減を実現することにある。
のであり、その目的とするところは、チップサイズは同
一であるが種類が異なるチップ作製に使用する電源配線
用マスクおよび接地配線用マスクを共通化し、マスク作
製の時間短縮とコスト削減を実現することにある。
このような課題を解決するために本発明の第1の発明は
、各モジュールセル間の電源配線をモジュールセル内部
で使用していない第1の配線層でなし、各モジュールセ
ル間の接地配線をモジュールセル内部で使用していない
第2の配線層でなし、第1の配線層のレイアウトパター
ンを各モジュールセルが占有する領域をすべて含むよう
に形成して電源パッドと接続し、第2の配線層のレイア
ウトパターンを各モジュールセルが占有する領域をすべ
て含むように形成して接地パターンと接続し、各モジュ
ールセルの電源ピンの領域の周囲に隙間を設けるように
したものである。
、各モジュールセル間の電源配線をモジュールセル内部
で使用していない第1の配線層でなし、各モジュールセ
ル間の接地配線をモジュールセル内部で使用していない
第2の配線層でなし、第1の配線層のレイアウトパター
ンを各モジュールセルが占有する領域をすべて含むよう
に形成して電源パッドと接続し、第2の配線層のレイア
ウトパターンを各モジュールセルが占有する領域をすべ
て含むように形成して接地パターンと接続し、各モジュ
ールセルの電源ピンの領域の周囲に隙間を設けるように
したものである。
また、本発明の第2の発明は、各回路ブロンク間の電源
配線を回路ブロック内部で使用していない第1の配線層
でなし、各回路ブロック間の接地配線を回路ブロック内
部で使用していない第2の配線層でなし、第1の配線層
のレイアウトパターンを、半導体集積回路上に配置され
た電源パッドを覆い、各回路ブロックが占有する領域を
すべて含むように規則的に形成し、第2の配線層のレイ
アウトパターンを、半導体集積回路上に配置された接地
パッドを覆い、各回路ブロックが占有する領域をすべて
含むように規則的に形成したものである。
配線を回路ブロック内部で使用していない第1の配線層
でなし、各回路ブロック間の接地配線を回路ブロック内
部で使用していない第2の配線層でなし、第1の配線層
のレイアウトパターンを、半導体集積回路上に配置され
た電源パッドを覆い、各回路ブロックが占有する領域を
すべて含むように規則的に形成し、第2の配線層のレイ
アウトパターンを、半導体集積回路上に配置された接地
パッドを覆い、各回路ブロックが占有する領域をすべて
含むように規則的に形成したものである。
本発明の第1の発明による半導体集積回路においては、
電源配線、接地配線のインピーダンスを低くできる。
電源配線、接地配線のインピーダンスを低くできる。
本発明の第2の発明による半導体集積回路は、チップサ
イズが同じであれば、異なるICであっても、電源配線
用マスクおよび接地配線用マスクが共通化され得る。
イズが同じであれば、異なるICであっても、電源配線
用マスクおよび接地配線用マスクが共通化され得る。
以下、本発明の第1および第2の発明の一実施例を図を
用いて説明する。
用いて説明する。
第1図は本発明の第1の発明の一実施例における第1の
配線層の平面図、第2図は本発明の第1の発明の一実施
例における第2の配線層の平面図である。第1図および
第2図において、14は第1の配線層のレイアウトパタ
ーン、15は第2の配線層のレイアウトパターンである
。
配線層の平面図、第2図は本発明の第1の発明の一実施
例における第2の配線層の平面図である。第1図および
第2図において、14は第1の配線層のレイアウトパタ
ーン、15は第2の配線層のレイアウトパターンである
。
次に、モジュールセルへの電源配線、接地配線のレイア
ウトパターンについて説明する。第1図の第1の配線層
は、電源パッド3を覆い、半導体集積回路1上に配置さ
れたモジュールセル2a。
ウトパターンについて説明する。第1図の第1の配線層
は、電源パッド3を覆い、半導体集積回路1上に配置さ
れたモジュールセル2a。
2b、2Cが占める領域をすべて含むように形成する。
第2図の第2の配線層は接地パッド4を覆い、半導体集
積回路1上に配置されたモジュールセル’la、2b、
2cが占める領域をすべて含むように形成し、図に
示すようにモジュールセル2a、 2b、2Cの電源
ピン5a、5b、5cの領域と他の領域の間に隙間を設
けるように形成する。
積回路1上に配置されたモジュールセル’la、2b、
2cが占める領域をすべて含むように形成し、図に
示すようにモジュールセル2a、 2b、2Cの電源
ピン5a、5b、5cの領域と他の領域の間に隙間を設
けるように形成する。
なお、上記実施例では、第1の配線層を電源配線、第2
の配線層を接地配線に使用したが、第1の配線層を接地
配線、第2の配線層を電源配線に使用してもよい、電源
ラインに誘起されるノイズに対するマージンは、第2の
配線層を接地配線にした場合がより良い。また、電源パ
ッド、接地パッドがそれぞれ1つだけの場合を示したが
、これらは複数でもよい。
の配線層を接地配線に使用したが、第1の配線層を接地
配線、第2の配線層を電源配線に使用してもよい、電源
ラインに誘起されるノイズに対するマージンは、第2の
配線層を接地配線にした場合がより良い。また、電源パ
ッド、接地パッドがそれぞれ1つだけの場合を示したが
、これらは複数でもよい。
次に、本発明の第2の発明の一実施例について説明する
。第8図は本発明の第2の発明の一実施例における第1
の配線層の平面図、第9図は本発明の第2の発明の一実
施例における第2の配線層の平面図である。また、第1
1図および第12図はスルーホールの平面図である。
。第8図は本発明の第2の発明の一実施例における第1
の配線層の平面図、第9図は本発明の第2の発明の一実
施例における第2の配線層の平面図である。また、第1
1図および第12図はスルーホールの平面図である。
第8図および第9図において、16は第1の配線層にお
ける第1の配線であり、この実施例では接地配線である
。また、17a、17b、17c17d、 17e、
17f、 17g、 17h、 17i、1
7j、17におよび171は第2の配線層における第1
の配線であり、配!16と同様に接地配線である。さら
に、18は第2の配線層における第2の配線であり、こ
の実施例では電源配線である。
ける第1の配線であり、この実施例では接地配線である
。また、17a、17b、17c17d、 17e、
17f、 17g、 17h、 17i、1
7j、17におよび171は第2の配線層における第1
の配線であり、配!16と同様に接地配線である。さら
に、18は第2の配線層における第2の配線であり、こ
の実施例では電源配線である。
第11図において、lla、llb、IIC。
11d、lie、llf、l1g、llh、11i、l
lj、llkおよび111は、第2の配線層における第
1の配線17a、17b、17c。
lj、llkおよび111は、第2の配線層における第
1の配線17a、17b、17c。
17d、17e、17f、17g、17h、17i、1
7j、17におよび17Jを各々第1の配線層における
第1の配線16に電気的に接続するためのスルーホール
である。第12図の12a。
7j、17におよび17Jを各々第1の配線層における
第1の配線16に電気的に接続するためのスルーホール
である。第12図の12a。
12b、12cは各々電源ピン5a、5b、5cを電源
配線18に電気的に接続するためのスルーホールである
。13a、13b、13cは各々接地ピン5a、5b、
5cを接地配線17a、17d、17fに電気的に接続
するためのスルーホールである。
配線18に電気的に接続するためのスルーホールである
。13a、13b、13cは各々接地ピン5a、5b、
5cを接地配線17a、17d、17fに電気的に接続
するためのスルーホールである。
次に、電源配線および接地配線のレイアウトパターンに
ついて説明する。第8図の第1の配線層は、接地パッド
4を覆い、半導体集積回路1上に配置された回路ブロッ
ク2a、 2b、 2cが占める領域をすべて含む
ように形成される。第9図の第2の配線層は、電源パッ
ド3を覆い、半導体集積回路1上に配置された回路ブロ
ック2a、 2b2Cが占める領域をすべて含むよう
に形成される。第2の配線層は、電源パッド3と電気的
に絶縁されていて等ピンチで配置された島状の配線17
a、17b、17c、17d、17e、17f17g、
17h、17i、17j、17に、171を含む。また
、第2の配線層において、第1の配線の面積と第2の配
線の面積は同じになることが望ましい。
ついて説明する。第8図の第1の配線層は、接地パッド
4を覆い、半導体集積回路1上に配置された回路ブロッ
ク2a、 2b、 2cが占める領域をすべて含む
ように形成される。第9図の第2の配線層は、電源パッ
ド3を覆い、半導体集積回路1上に配置された回路ブロ
ック2a、 2b2Cが占める領域をすべて含むよう
に形成される。第2の配線層は、電源パッド3と電気的
に絶縁されていて等ピンチで配置された島状の配線17
a、17b、17c、17d、17e、17f17g、
17h、17i、17j、17に、171を含む。また
、第2の配線層において、第1の配線の面積と第2の配
線の面積は同じになることが望ましい。
このように、電源配線、接地配線を第8図、第9図に示
したように規則的に配置し、半導体集積回路1上に配置
された回路ブロック’la、 2b。
したように規則的に配置し、半導体集積回路1上に配置
された回路ブロック’la、 2b。
2Cの任意の場所に電源電位および接地電位を供給でき
るようにしたので、チップサイズが同じであれば、異な
る半導体集積回路であっても、電源配線用、接地配線用
のマスクを共通化でき、マスク作製に必要な時間とコス
トを少なくできる効果がある。
るようにしたので、チップサイズが同じであれば、異な
る半導体集積回路であっても、電源配線用、接地配線用
のマスクを共通化でき、マスク作製に必要な時間とコス
トを少なくできる効果がある。
なお、上記第2の発明の実施例においては、第8図、第
9図に示す第1.第2の配線層はそれ以外の配線層より
後の工程で作製される。
9図に示す第1.第2の配線層はそれ以外の配線層より
後の工程で作製される。
また、上記第2の発明の実施例では、接地配線を第1お
よび第2の配線層における第1の配線とし、電源配線を
第2の配線層における第2の配線としたが、上記接地配
線と電源配線と入れ換えてもよい。
よび第2の配線層における第1の配線とし、電源配線を
第2の配線層における第2の配線としたが、上記接地配
線と電源配線と入れ換えてもよい。
さらに、第1の配線層と第2の配線層はメツシュ状配線
としてもよい。
としてもよい。
以上説明したように本発明の第1の発明は、電源配線、
接地配線専用の配線層のレイアウトパターンをモジュー
ルセルが占める領域をすべて含むように形成したことに
より、電源配線、接地配線のインピーダンスを低くでき
、電源ラインに誘起されるノイズ(例えば出カバソファ
が何らかの変化をした際のノイズ)に対するマージンを
大きくできる効果がある。
接地配線専用の配線層のレイアウトパターンをモジュー
ルセルが占める領域をすべて含むように形成したことに
より、電源配線、接地配線のインピーダンスを低くでき
、電源ラインに誘起されるノイズ(例えば出カバソファ
が何らかの変化をした際のノイズ)に対するマージンを
大きくできる効果がある。
また、以上説明したように本発明の第2の発明は、第1
の配線層のレイアウトパターンを、半導体集積回路上に
配置された電源パッドを覆い1、各回路ブロックが占有
する領域をすべて含むように規則的に形成し、第2の配
線層のレイアウトパターンを、半導体集積回路上に配置
された接地パッドを覆い、各回路ブロックが占有する領
域をすべて含むように規則的に形成したことにより、電
源配線用マスクおよび接地配線用マスクを共通化できる
ので、チップサイズが同じであれば異なるチップの種類
であっても、マスク作製に必要な時間とコストを少なく
できる効果がある。
の配線層のレイアウトパターンを、半導体集積回路上に
配置された電源パッドを覆い1、各回路ブロックが占有
する領域をすべて含むように規則的に形成し、第2の配
線層のレイアウトパターンを、半導体集積回路上に配置
された接地パッドを覆い、各回路ブロックが占有する領
域をすべて含むように規則的に形成したことにより、電
源配線用マスクおよび接地配線用マスクを共通化できる
ので、チップサイズが同じであれば異なるチップの種類
であっても、マスク作製に必要な時間とコストを少なく
できる効果がある。
第1図および第2図は本発明の第1の発明の一実施例に
おける第1の配線層および第2の配線層のレイアウトパ
ターンを示す平面図、第3図は半導体集積回路を示す構
成図、第4図および第5図はスルーホールの平面図、第
6図および第7図は従来の半導体集積回路における第1
の配線層および第2の配線層のレイアウトパターンを示
す平面図、第8図および第9図は本発明の第2の発明の
一実施例における第1の配線層および第2の配線層の平
面図、第10図は半導体集積回路を示す構成図、第11
図および第12図はスルーホールの平面図、第13図は
従来の半導体集積回路におけるスルーホールの平面図、
第14図および第15図は従来の半導体集積回路におけ
る第1の配線層および第2の配線層の平面図である。 1・・・半導体集積回路、2a、2b、2c・・・モジ
ュールセル、3・・・電源パッド、4・・・接地パッド
、5a、5b、5c=電源ピン、6a、6b、6c・・
・接地ピン、7・・・信号パッド、10.11・・・ス
ルーホールのレイアウトパターン、14・・・第1の配
線層のレイアウトパターン、15・・・第2の配線層の
レイアウトパターン。
おける第1の配線層および第2の配線層のレイアウトパ
ターンを示す平面図、第3図は半導体集積回路を示す構
成図、第4図および第5図はスルーホールの平面図、第
6図および第7図は従来の半導体集積回路における第1
の配線層および第2の配線層のレイアウトパターンを示
す平面図、第8図および第9図は本発明の第2の発明の
一実施例における第1の配線層および第2の配線層の平
面図、第10図は半導体集積回路を示す構成図、第11
図および第12図はスルーホールの平面図、第13図は
従来の半導体集積回路におけるスルーホールの平面図、
第14図および第15図は従来の半導体集積回路におけ
る第1の配線層および第2の配線層の平面図である。 1・・・半導体集積回路、2a、2b、2c・・・モジ
ュールセル、3・・・電源パッド、4・・・接地パッド
、5a、5b、5c=電源ピン、6a、6b、6c・・
・接地ピン、7・・・信号パッド、10.11・・・ス
ルーホールのレイアウトパターン、14・・・第1の配
線層のレイアウトパターン、15・・・第2の配線層の
レイアウトパターン。
Claims (2)
- (1)まとまりのある機能ブロックを1個の単位セルと
するモジュールセルを複数配置したスタンダードセル方
式の半導体集積回路において、各モジュールセル間の電
源配線をモジュールセル内部で使用していない第1の配
線層でなし、各モジュールセル間の接地配線をモジュー
ルセル内部で使用していない第2の配線層でなし、前記
第1の配線層のレイアウトパターンを前記各モジュール
セルが占有する領域をすべて含むように形成して電源パ
ッドと接続し、前記第2の配線層のレイアウトパターン
を前記各モジュールセルが占有する領域をすべて含むよ
うに形成して接地パッドと接続し、前記各モジュールセ
ルの電源ピンの領域の周囲に隙間を設けたことを特徴と
する半導体集積回路。 - (2)まとまりのある回路ブロックを複数配置した半導
体集積回路において、各回路ブロック間の電源配線を回
路ブロック内部で使用していない第1の配線層でなし、
各回路ブロック間の接地配線を回路ブロック内部で使用
していない第2の配線層でなし、前記第1の配線層のレ
イアウトパターンを、半導体集積回路上に配置された電
源パッドを覆い前記各回路ブロックが占有する領域をす
べて含むように規則的に形成し、前記第2の配線層のレ
イアウトパターンを、半導体集積回路上に配置された接
地パッドを覆い前記各回路ブロックが占有する領域をす
べて含むように規則的に形成したことを特徴とする半導
体集積回路。
Priority Applications (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP21171889A JPH0376142A (ja) | 1989-08-17 | 1989-08-17 | 半導体集積回路 |
Applications Claiming Priority (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP21171889A JPH0376142A (ja) | 1989-08-17 | 1989-08-17 | 半導体集積回路 |
Publications (1)
Publication Number | Publication Date |
---|---|
JPH0376142A true JPH0376142A (ja) | 1991-04-02 |
Family
ID=16610451
Family Applications (1)
Application Number | Title | Priority Date | Filing Date |
---|---|---|---|
JP21171889A Pending JPH0376142A (ja) | 1989-08-17 | 1989-08-17 | 半導体集積回路 |
Country Status (1)
Country | Link |
---|---|
JP (1) | JPH0376142A (ja) |
Cited By (3)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
US5717359A (en) * | 1995-04-14 | 1998-02-10 | Mitsubishi Denki Kabushiki Kaisha | Semiconductor integrated circuit having elongated fixed potential lines to reduce noise on the lines |
JP2005332979A (ja) * | 2004-05-20 | 2005-12-02 | Sanyo Electric Co Ltd | 半導体集積回路装置及びその設計方法 |
CN103012312A (zh) * | 2012-12-04 | 2013-04-03 | 山东鑫泉医药有限公司 | 氨噻肟酸生产废水回用的方法 |
-
1989
- 1989-08-17 JP JP21171889A patent/JPH0376142A/ja active Pending
Cited By (3)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
US5717359A (en) * | 1995-04-14 | 1998-02-10 | Mitsubishi Denki Kabushiki Kaisha | Semiconductor integrated circuit having elongated fixed potential lines to reduce noise on the lines |
JP2005332979A (ja) * | 2004-05-20 | 2005-12-02 | Sanyo Electric Co Ltd | 半導体集積回路装置及びその設計方法 |
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