JPH037409A - バッファ回路 - Google Patents
バッファ回路Info
- Publication number
- JPH037409A JPH037409A JP1142569A JP14256989A JPH037409A JP H037409 A JPH037409 A JP H037409A JP 1142569 A JP1142569 A JP 1142569A JP 14256989 A JP14256989 A JP 14256989A JP H037409 A JPH037409 A JP H037409A
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- 230000003321 amplification Effects 0.000 description 3
- 238000010586 diagram Methods 0.000 description 3
- 238000003199 nucleic acid amplification method Methods 0.000 description 3
- 230000007423 decrease Effects 0.000 description 2
- 238000006243 chemical reaction Methods 0.000 description 1
- 238000007599 discharging Methods 0.000 description 1
- 230000000694 effects Effects 0.000 description 1
- 238000005516 engineering process Methods 0.000 description 1
Landscapes
- Amplifiers (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
〔産業上の利用分野〕
本発明は、ボルテージホロワ形式のバッファ回路に関し
、特に出力電圧を所定値以下に正確に制限する機能を付
加したバッファ回路に関する。
、特に出力電圧を所定値以下に正確に制限する機能を付
加したバッファ回路に関する。
ボルテージホロワ形式のバッファ回路として、第2図に
示す回路がある。このバッファ回路は、トランジスタQ
1とトランジスタQ2のエミッタを定電流源lに共通接
続し、抵抗R1、R2を含んでカレントミラー接続され
たトランジスタQ3、Q4を能動負荷として接続した差
動増幅回路を有する。そして、そのトランジスタQlの
ベース(非反転入力端子)を入力端子2に接続すると共
に、コレクタに電流吐出回路を構成する出力トランジス
タQ5のベースを接続して、この出力トランジスタQ5
のコレクタ出力を出力端子3に印加すると共にトランジ
スタQ2のベース(反転入力端子)に帰還させたもので
ある。4は入力端子2に接続した入力信号源、5はトラ
ンジスタQ1、Q2のバイアス用電源、6は出力端子3
に接続された電流吸込み回路としての定電流源、RLは
負荷抵抗である。
示す回路がある。このバッファ回路は、トランジスタQ
1とトランジスタQ2のエミッタを定電流源lに共通接
続し、抵抗R1、R2を含んでカレントミラー接続され
たトランジスタQ3、Q4を能動負荷として接続した差
動増幅回路を有する。そして、そのトランジスタQlの
ベース(非反転入力端子)を入力端子2に接続すると共
に、コレクタに電流吐出回路を構成する出力トランジス
タQ5のベースを接続して、この出力トランジスタQ5
のコレクタ出力を出力端子3に印加すると共にトランジ
スタQ2のベース(反転入力端子)に帰還させたもので
ある。4は入力端子2に接続した入力信号源、5はトラ
ンジスタQ1、Q2のバイアス用電源、6は出力端子3
に接続された電流吸込み回路としての定電流源、RLは
負荷抵抗である。
この回路では電圧利得がほぼ1となるので、信電源4の
電圧を高入力インピーダンスで受けてほぼそのままのレ
ベルで低出力インピーダンスの出力として出力端子3に
出力する。このような回路は、インピーダンスの大きな
回路から、その回路に影響を与えないで電圧を取り出す
場合に使用され、インピーダンス変換回路とも呼ばれる
。
電圧を高入力インピーダンスで受けてほぼそのままのレ
ベルで低出力インピーダンスの出力として出力端子3に
出力する。このような回路は、インピーダンスの大きな
回路から、その回路に影響を与えないで電圧を取り出す
場合に使用され、インピーダンス変換回路とも呼ばれる
。
ところがこの回路では、出力端子3に流れる電流が、正
側最大値I″、□は定電流源lの電流を■1とし出力ト
ランジスタQ5の電流増幅率をβ。
側最大値I″、□は定電流源lの電流を■1とし出力ト
ランジスタQ5の電流増幅率をβ。
とすると、
■″、□=■1 ×β、 ・・・(1
)で表され、また負側最大値1−saxは、定電流源6
の電流を■6すると、 I−、□=16 ・・・(2)
で表される。
)で表され、また負側最大値1−saxは、定電流源6
の電流を■6すると、 I−、□=16 ・・・(2)
で表される。
従って、負側最大値については定電流源6の電流I6で
決定されるので精度を高くすることができるが、正側最
大値にはトランジスタQ5の電流増幅率βが含まれ、通
常その電流増幅率βは不安定であるので、正側最大値に
高い精度を求めることができなかった。
決定されるので精度を高くすることができるが、正側最
大値にはトランジスタQ5の電流増幅率βが含まれ、通
常その電流増幅率βは不安定であるので、正側最大値に
高い精度を求めることができなかった。
よって、出力電圧を例えばlQmVで正確にクリップさ
せようとするような回路には適用できなかった。
せようとするような回路には適用できなかった。
本発明はこのような点に鑑みてなされたものであり、そ
の目的は、特定の低い出力電圧を高い精度でクリップさ
せることができるようにしたバッファ回路を提供するこ
とである。
の目的は、特定の低い出力電圧を高い精度でクリップさ
せることができるようにしたバッファ回路を提供するこ
とである。
このために本発明は、出力端子に接続される出力トラン
ジスタを電流吐出回路として、上記出力端子に接続され
る定電流源を電流吸込み回路として構成したボルテージ
ホロワ形式のバッファ回路において、上記出力トランジ
スタに同形式の別のトランジスタをエミッタ共通で接続
し、該共通エミッタに上記定電流源の2倍の電流を供給
する別の定電流源を接続で構成した。
ジスタを電流吐出回路として、上記出力端子に接続され
る定電流源を電流吸込み回路として構成したボルテージ
ホロワ形式のバッファ回路において、上記出力トランジ
スタに同形式の別のトランジスタをエミッタ共通で接続
し、該共通エミッタに上記定電流源の2倍の電流を供給
する別の定電流源を接続で構成した。
また、無信号時に上記出力トランジスタと上記別のトラ
ンジスタの電流が上記定電流源の電流と同一となるよう
に、上記別のトランジスタのバイアスを決定することが
できる。
ンジスタの電流が上記定電流源の電流と同一となるよう
に、上記別のトランジスタのバイアスを決定することが
できる。
以下、本発明の実施例について説明する。第1図はその
一実施例のバッファ回路を示す図である。
一実施例のバッファ回路を示す図である。
第2図で説明したものと同一のものには同一の符号を付
した。本実施例では、出力トランジスタQ5に並列にそ
のトランジスタQ5と同一特性のトランジスタQ6を接
続し、そのトランジスタQ6を電源7によりバイアスす
ると共に、両トランジスタQ5、Q6のエミッタに共通
の定電流源8を接続したものである。
した。本実施例では、出力トランジスタQ5に並列にそ
のトランジスタQ5と同一特性のトランジスタQ6を接
続し、そのトランジスタQ6を電源7によりバイアスす
ると共に、両トランジスタQ5、Q6のエミッタに共通
の定電流源8を接続したものである。
さて、この回路では、定電流源8の電流■、の値を電流
源6の電流I6の2倍に設定し、更に無信号時において
トランジスタQ5、Q6のコレクタ電流が同一(電流値
■6)となるように、上記バイアス電源7の電圧値を設
定する。この無信号時には、出力端子3には電流が流れ
ない。つまり、負荷抵抗Rtの電圧は零■である。
源6の電流I6の2倍に設定し、更に無信号時において
トランジスタQ5、Q6のコレクタ電流が同一(電流値
■6)となるように、上記バイアス電源7の電圧値を設
定する。この無信号時には、出力端子3には電流が流れ
ない。つまり、負荷抵抗Rtの電圧は零■である。
次に、入力端子2の電位が上昇してくると、トランジス
タQ1のコレクタ電位が下がってトランジスタQ5のベ
ース電流が増大し、そのコレクタ電流fcsが、 ■。、=■、+Δl ・・・(3
)となり、出力端子3にΔ■の電流が流出して、負荷抵
抗RLには、 ■。=RLXΔ■ ・・・(4)
なる電圧v0が発生する。しかし、電流源8は2I1以
上の電流は供給できないので、入力端子2の電位が更に
上がっても、出力端子3に流れる電流が11以上となる
ことはない。よって、負荷抵抗RLに発生する最大出力
電圧■。、4AKは、voMax= RL X I &
・・・(5)となる。
タQ1のコレクタ電位が下がってトランジスタQ5のベ
ース電流が増大し、そのコレクタ電流fcsが、 ■。、=■、+Δl ・・・(3
)となり、出力端子3にΔ■の電流が流出して、負荷抵
抗RLには、 ■。=RLXΔ■ ・・・(4)
なる電圧v0が発生する。しかし、電流源8は2I1以
上の電流は供給できないので、入力端子2の電位が更に
上がっても、出力端子3に流れる電流が11以上となる
ことはない。よって、負荷抵抗RLに発生する最大出力
電圧■。、4AKは、voMax= RL X I &
・・・(5)となる。
同様のことは、入力端子2の電位が下がる場合にも言え
る。この場合の最小出力電圧V Oam i nは、v
。、、= RL X I h となる。
る。この場合の最小出力電圧V Oam i nは、v
。、、= RL X I h となる。
従って、出力電圧は電流源6が流す電流■6と負荷抵抗
RLとで決まる値以上叉は以下の電圧になることはない
。よって、その電流I6と負荷抵抗RLの値の選定のみ
により、出力電圧を高精度に例えば10mVにクリップ
させることができる。
RLとで決まる値以上叉は以下の電圧になることはない
。よって、その電流I6と負荷抵抗RLの値の選定のみ
により、出力電圧を高精度に例えば10mVにクリップ
させることができる。
また、電源ライン9.10間には、2個のトランジスタ
のエミッタ・コレクタと1個のトランジスタのベース・
エミッタが接続されることになるので、IV前後の低い
電源電圧VCCで動作可能となる。
のエミッタ・コレクタと1個のトランジスタのベース・
エミッタが接続されることになるので、IV前後の低い
電源電圧VCCで動作可能となる。
以上から本発明によれば、出力電圧を10mV以下の電
圧に高い精度で制限でき、また低い電源電圧で動作させ
ることもできるとうい利点がある。
圧に高い精度で制限でき、また低い電源電圧で動作させ
ることもできるとうい利点がある。
第1図は本発明の一実施例のバッファ回路の回路図、第
2図は従来の同回路の回路図である。 l・・・定電流源、2・・・入力端子、3・・・出力端
子、4・・・信号源、5・・・電源、6・・・電流源、
7・・・電源、8・・・電流源。
2図は従来の同回路の回路図である。 l・・・定電流源、2・・・入力端子、3・・・出力端
子、4・・・信号源、5・・・電源、6・・・電流源、
7・・・電源、8・・・電流源。
Claims (2)
- (1)、出力端子に接続される出力トランジスタを電流
吐出回路として、上記出力端子に接続される定電流源を
電流吸込み回路として構成したボルテージホロワ形式の
バッファ回路において、 上記出力トランジスタに同形式の別のトランジスタをエ
ミッタ共通で接続し、該共通エミッタに上記定電流源の
2倍の電流を供給する別の定電流源を接続したことを特
徴とするバッファ回路。 - (2)、無信号時に上記出力トランジスタと上記別のト
ランジスタの電流が上記定電流源の電流と同一となるよ
うに、上記別のトランジスタのバイアスを決定したこと
を特徴とするバッファ回路。
Priority Applications (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP1142569A JPH037409A (ja) | 1989-06-05 | 1989-06-05 | バッファ回路 |
Applications Claiming Priority (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP1142569A JPH037409A (ja) | 1989-06-05 | 1989-06-05 | バッファ回路 |
Publications (1)
Publication Number | Publication Date |
---|---|
JPH037409A true JPH037409A (ja) | 1991-01-14 |
Family
ID=15318376
Family Applications (1)
Application Number | Title | Priority Date | Filing Date |
---|---|---|---|
JP1142569A Pending JPH037409A (ja) | 1989-06-05 | 1989-06-05 | バッファ回路 |
Country Status (1)
Country | Link |
---|---|
JP (1) | JPH037409A (ja) |
Cited By (1)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
WO2013072950A1 (ja) * | 2011-11-14 | 2013-05-23 | 富士電機株式会社 | 電荷検出回路 |
-
1989
- 1989-06-05 JP JP1142569A patent/JPH037409A/ja active Pending
Cited By (1)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
WO2013072950A1 (ja) * | 2011-11-14 | 2013-05-23 | 富士電機株式会社 | 電荷検出回路 |
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