JPH0373568A - 半導体装置 - Google Patents
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- 230000015556 catabolic process Effects 0.000 abstract 1
- 238000010586 diagram Methods 0.000 description 6
- 238000009792 diffusion process Methods 0.000 description 5
- 230000000694 effects Effects 0.000 description 4
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- H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
- H01L29/40—Electrodes ; Multistep manufacturing processes therefor
- H01L29/41—Electrodes ; Multistep manufacturing processes therefor characterised by their shape, relative sizes or dispositions
- H01L29/423—Electrodes ; Multistep manufacturing processes therefor characterised by their shape, relative sizes or dispositions not carrying the current to be rectified, amplified or switched
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Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
〔概 要〕
ＭＯＳ構成またはＢｉＪＩＯ５構威の回路の入出力に使
用して静電破壊を防止する半導体装置に関し、寄生ダイ
オードの容量を大きくすると共に、占有する面積を小さ
くすることを目的とし、基板上に形成されたソース領域
、ゲート領域およびドレイン領域を備える半導体装置で
あって、前記ゲート領域を前記ソース領域を囲むように
して設け、前記ドレイン領域を前記ゲート領域を囲むよ
うにして設け、該ドレイン領域と該ドレイン領域周囲の
基板コンタクト領域とが対向する個所を大きくするよう
に構成する。
用して静電破壊を防止する半導体装置に関し、寄生ダイ
オードの容量を大きくすると共に、占有する面積を小さ
くすることを目的とし、基板上に形成されたソース領域
、ゲート領域およびドレイン領域を備える半導体装置で
あって、前記ゲート領域を前記ソース領域を囲むように
して設け、前記ドレイン領域を前記ゲート領域を囲むよ
うにして設け、該ドレイン領域と該ドレイン領域周囲の
基板コンタクト領域とが対向する個所を大きくするよう
に構成する。
本発明は、半導体装置に関し、特に、ＭＯＳ（Ｍｅｔａ
ｌＯｘｉｄｅ Ｓｅｍ１ｃｏｎｄｕｃｔｏｒ）構成また
はＢｉ−ＭＯＳ（Ｂｉｐｏｌａｒ−ＭＯＳ）構成の回路
の入出力に使用して静電破壊を防止する半導体装置に関
する。
ｌＯｘｉｄｅ Ｓｅｍ１ｃｏｎｄｕｃｔｏｒ）構成また
はＢｉ−ＭＯＳ（Ｂｉｐｏｌａｒ−ＭＯＳ）構成の回路
の入出力に使用して静電破壊を防止する半導体装置に関
する。
ＭＯＳ構成またはＢ ｉ −ＭＯＳ構成の回路は、その
入力および出力に保護回路を設けて静電破壊を防止する
ようになされている。このような保護回路は、一般に、
トランジスタの奇生ダイオードを利用するようになされ
°ζいる。そして、近年の半導体集積回路に対する高集
積化および小型化の要求に伴って、静電破壊を防止する
保護回路に使用するトランジスタも小型化することが要
望されている。
入力および出力に保護回路を設けて静電破壊を防止する
ようになされている。このような保護回路は、一般に、
トランジスタの奇生ダイオードを利用するようになされ
°ζいる。そして、近年の半導体集積回路に対する高集
積化および小型化の要求に伴って、静電破壊を防止する
保護回路に使用するトランジスタも小型化することが要
望されている。
一般に、ＭＯ５構成またはＢｉ−ＭＯ５構戒０回路にお
いて、静電破壊を防止するために、回路の入出力に保護
回路を設けることが行われている。
いて、静電破壊を防止するために、回路の入出力に保護
回路を設けることが行われている。
第６図は従来の半導体装置の一例を示すパターン平面図
であり、上述した静電破壊を防止するための保護回路に
使用される半導体装置（ＭＯＳ ）ランジスタ）の−例
を示すものである。同図に示されるように、従来の保護
回路に使用される半導体装置は、交互に設けられた複数
のソース領域１０１とドレイン’Ｊ［１０３との間にゲ
ート領域１０２を設けるようにして構成され、それぞれ
ソース領域用コンタクト１０１ａ、 ドレイン領域用
コンタクト１０３ａおよびゲートＳＪＴ域用コンタクト
１０２ａにより、電源および信号線等に接続されるよう
になされている。
であり、上述した静電破壊を防止するための保護回路に
使用される半導体装置（ＭＯＳ ）ランジスタ）の−例
を示すものである。同図に示されるように、従来の保護
回路に使用される半導体装置は、交互に設けられた複数
のソース領域１０１とドレイン’Ｊ［１０３との間にゲ
ート領域１０２を設けるようにして構成され、それぞれ
ソース領域用コンタクト１０１ａ、 ドレイン領域用
コンタクト１０３ａおよびゲートＳＪＴ域用コンタクト
１０２ａにより、電源および信号線等に接続されるよう
になされている。
ところで、静電破壊を防止するためには、ドレイン領域
１０３と基板コンタクト領域１０４とが対向する個所（
第６図中、Ｏ印を付した個所） １０３ｂを大きくして
１１ＯＳトランジスタ （半導体装置）に寄生するダイ
オードの容量を大きくする必要がある。
１０３と基板コンタクト領域１０４とが対向する個所（
第６図中、Ｏ印を付した個所） １０３ｂを大きくして
１１ＯＳトランジスタ （半導体装置）に寄生するダイ
オードの容量を大きくする必要がある。
上述した第６図の従来の半導体装置において、ドレイン
領域１０３ と基板コンタクト領域１０４ とが対向す
る個所１０３ｂは、同図において両側に位置するドレイ
ン領域１０３の側部および中央に位置するドレイン領域
１０３の一部の狭い範囲に限定されている。すなわち、
従来の半導体装置は、ドレイン領域１０３と基板コンタ
クト領域１０４との対向個所１０３ｂが半導体装置全体
の面積に比較して小さく、小型の半導体装置により信号
線拡散領域（ドレイン領域１０３）に寄生するダイオー
ドの容量を大きくすることが困難となっている。換言す
ると、Ｉｌ’ＳＤ（静電破壊）耐量を確保するためには
、半導体装置の占有するレイアウト面積を大きくしなけ
ればならず、近年の小型化および高集積化の要求に逆行
することになる。
領域１０３ と基板コンタクト領域１０４ とが対向す
る個所１０３ｂは、同図において両側に位置するドレイ
ン領域１０３の側部および中央に位置するドレイン領域
１０３の一部の狭い範囲に限定されている。すなわち、
従来の半導体装置は、ドレイン領域１０３と基板コンタ
クト領域１０４との対向個所１０３ｂが半導体装置全体
の面積に比較して小さく、小型の半導体装置により信号
線拡散領域（ドレイン領域１０３）に寄生するダイオー
ドの容量を大きくすることが困難となっている。換言す
ると、Ｉｌ’ＳＤ（静電破壊）耐量を確保するためには
、半導体装置の占有するレイアウト面積を大きくしなけ
ればならず、近年の小型化および高集積化の要求に逆行
することになる。
本発明は、上述した従来の半導体装置が有する課題に鑑
み、寄生ダイオードの容量を大きくすると共に、占有す
る面積を小さくすることを目的とする。
み、寄生ダイオードの容量を大きくすると共に、占有す
る面積を小さくすることを目的とする。
第１図は本発明に係る半導体装置の原理を示す図である
。
。
本発明によれば、基板上に形成されたソース領域ｌ、ゲ
ート領域２およびドレイン領域３を備える半導体装置で
あって、前記ゲートＳ’ＪＡ域２を前記ソース領域１を
囲むようにして設け、前記ドレイン領域３を前記ゲート
領域２を囲むようにして設け、該ドレイン領域３と該ド
レイン領域周囲の基板コンタクト６Ｎ域４とが対向する
個所を大きくするようにしたことを特徴とする半導体装
置が提供される。
ート領域２およびドレイン領域３を備える半導体装置で
あって、前記ゲートＳ’ＪＡ域２を前記ソース領域１を
囲むようにして設け、前記ドレイン領域３を前記ゲート
領域２を囲むようにして設け、該ドレイン領域３と該ド
レイン領域周囲の基板コンタクト６Ｎ域４とが対向する
個所を大きくするようにしたことを特徴とする半導体装
置が提供される。
上述した構成を有する本発明の半導体装置によれば、ゲ
ート領域２はソース領域１を囲むようにして設けられ、
ドレイン領域３はゲート領域２を囲むようにして設けら
れる。そして、基板コンタクト領域４は、ドレイン領域
３を囲むことになるので、ドレイン領域３と基板コンタ
クト領域４とが対向する個所が大きくなる。
ート領域２はソース領域１を囲むようにして設けられ、
ドレイン領域３はゲート領域２を囲むようにして設けら
れる。そして、基板コンタクト領域４は、ドレイン領域
３を囲むことになるので、ドレイン領域３と基板コンタ
クト領域４とが対向する個所が大きくなる。
これにより、寄生ダイオードの容量を大きくして静電破
壊の保護を十分に行うことができるようになる。さらに
、所定のＥＳＤｉｔｉｔを有する半導体装置を小さいパ
ターン面積で形成することができる。
壊の保護を十分に行うことができるようになる。さらに
、所定のＥＳＤｉｔｉｔを有する半導体装置を小さいパ
ターン面積で形成することができる。
以下、図面を参照して本発明に係る半導体装置の一実施
例を説明する。
例を説明する。
第２図は本発明の半導体装置の一実施例を°示すパター
ン平面図である。本実施例の半導体装置は、？ＩＯ５構
威のトランジスタであり、Ｍ ＯＳ ｉｌ或またはＢ
ｉ −ＭＯ３構戒０回路の入出力に使用して静電破壊を
防止するのに適したものである。
ン平面図である。本実施例の半導体装置は、？ＩＯ５構
威のトランジスタであり、Ｍ ＯＳ ｉｌ或またはＢ
ｉ −ＭＯ３構戒０回路の入出力に使用して静電破壊を
防止するのに適したものである。
第２図に示されるように、本実施例の半導体装置は、概
略すると、基板上に形成されたソース領域１．ゲート領
域２およびドレイン領域３が内側から外側へ広がるよう
に配置され、ドレイン領域３の周囲に基板コンタクト領
域４が配置されるようになされている。すなわち、ゲー
トＳＪｌ域２はソース領域ｌを囲むようにして形成され
、ドレイン領域３はゲート領域２を囲むようにして形成
され、そして、基板コンタクト領域４はドレイン領域３
を囲むようにして形成されている。ここで、ソース領域
１．ゲート領域２およびドレイン領域３は、それぞれソ
ース領域用コンタクト１ａ＋ ゲート領域用コンタクト
２ａおよびドレイン領域用コンタクト３ａにより、電源
および信号線等に接続されるようになされている。
略すると、基板上に形成されたソース領域１．ゲート領
域２およびドレイン領域３が内側から外側へ広がるよう
に配置され、ドレイン領域３の周囲に基板コンタクト領
域４が配置されるようになされている。すなわち、ゲー
トＳＪｌ域２はソース領域ｌを囲むようにして形成され
、ドレイン領域３はゲート領域２を囲むようにして形成
され、そして、基板コンタクト領域４はドレイン領域３
を囲むようにして形成されている。ここで、ソース領域
１．ゲート領域２およびドレイン領域３は、それぞれソ
ース領域用コンタクト１ａ＋ ゲート領域用コンタクト
２ａおよびドレイン領域用コンタクト３ａにより、電源
および信号線等に接続されるようになされている。
ところで、ドレイン領域３は半導体装置を構成している
領域の最外側部に位置することになるため、ドレイン領
域３と基板コンタクト領域４とが対向する個所（第２図
中、○印を付した個所） ３ｂは、半導体装置が占有す
るパターン面積に比較して大きなものとなる。すなわち
、本実施例装置は、該半導体装置をＭＯＳ構成またはＢ
ｉ−ＭＯ５構威回路の静電破壊の防止用に使用する場合
、信号線拡散領域（ドレイン領域３）の対基板コンタク
ト・ウオール面積を広くとることができるので、ディス
チャージ電流が流れ易くなり、保護回路の前後の回路に
高い静電気ストレスが伝わるのを防ぐことができる。さ
らに、ゲート領域２が電源側拡散領域（ソース領域１）
を囲むように形成されるので、従来と同一のゲート幅Ｗ
を持たせた場合でも、半導体装置が占有する面積を小さ
くすることができる。
領域の最外側部に位置することになるため、ドレイン領
域３と基板コンタクト領域４とが対向する個所（第２図
中、○印を付した個所） ３ｂは、半導体装置が占有す
るパターン面積に比較して大きなものとなる。すなわち
、本実施例装置は、該半導体装置をＭＯＳ構成またはＢ
ｉ−ＭＯ５構威回路の静電破壊の防止用に使用する場合
、信号線拡散領域（ドレイン領域３）の対基板コンタク
ト・ウオール面積を広くとることができるので、ディス
チャージ電流が流れ易くなり、保護回路の前後の回路に
高い静電気ストレスが伝わるのを防ぐことができる。さ
らに、ゲート領域２が電源側拡散領域（ソース領域１）
を囲むように形成されるので、従来と同一のゲート幅Ｗ
を持たせた場合でも、半導体装置が占有する面積を小さ
くすることができる。
次に、第６図に示す従来の半導体装置と第２図に示す本
実施例の半導体装置とにおける、ドレイン領域と基板コ
ンタクト領域との対向個所の太きさ（面積）の比較を行
う。これら第２図および第６図の半導体装置において、
従来の半導体装置の面積Ｓ、は、Ｓ Ｉ＝ １３９１２
ｔｔ ｓ” １５２０ ｔｔ ｍ” ＝ １２３９
２μｍＺであり、また、本実施例の半導体装置の面積Ｓ
２は、Ｓｔ ＝ １２６５０μ−一７９６μｍ” ＝
１１８５４μｍであり、各半導体装置が占有するパター
ン面積が略同−とされている。
実施例の半導体装置とにおける、ドレイン領域と基板コ
ンタクト領域との対向個所の太きさ（面積）の比較を行
う。これら第２図および第６図の半導体装置において、
従来の半導体装置の面積Ｓ、は、Ｓ Ｉ＝ １３９１２
ｔｔ ｓ” １５２０ ｔｔ ｍ” ＝ １２３９
２μｍＺであり、また、本実施例の半導体装置の面積Ｓ
２は、Ｓｔ ＝ １２６５０μ−一７９６μｍ” ＝
１１８５４μｍであり、各半導体装置が占有するパター
ン面積が略同−とされている。
まず、第６図の従来の半導体装置において、３つに分割
して配置されたドレイン領域１０３と基板コンタクト領
域１０４との対向個所１０３ｂの面積ＳＢは、ドレイン
領域１０３の拡散の深さをＸ、とすると、 Ｓ、ｊ＝（７５μｍ×２＋４０Ｉｌｌｌ）×ＸＪ＝１９
０ｘＸ、〔μｍ〕 となる。
して配置されたドレイン領域１０３と基板コンタクト領
域１０４との対向個所１０３ｂの面積ＳＢは、ドレイン
領域１０３の拡散の深さをＸ、とすると、 Ｓ、ｊ＝（７５μｍ×２＋４０Ｉｌｌｌ）×ＸＪ＝１９
０ｘＸ、〔μｍ〕 となる。
一方、第２図の本実施例の半導体装置において、ドレイ
ン領域３と基板コンタクト領域４との対向個所３ｂの面
積Ｓｚｊは、ドレイン領域３の拡散の深さを従来例と同
様にＸ、とすると、 ５ｚｊ＝ （５＋１０＋１０＋４．０＋７５＋８０＋
３５＋１０＋１０＋５）ｇｔｓ ｘＸ、＝ ２８０
Ｘｊ （μｍ”）となる。従って、 ５．、＜Ｓ、、
となり、本実施例装置の方が遥かに大きな対向面積を
有していることになり、寄生ダイオードの容量を大きく
して静電破壊の保護を十分に行うことが可能となる。
ン領域３と基板コンタクト領域４との対向個所３ｂの面
積Ｓｚｊは、ドレイン領域３の拡散の深さを従来例と同
様にＸ、とすると、 ５ｚｊ＝ （５＋１０＋１０＋４．０＋７５＋８０＋
３５＋１０＋１０＋５）ｇｔｓ ｘＸ、＝ ２８０
Ｘｊ （μｍ”）となる。従って、 ５．、＜Ｓ、、
となり、本実施例装置の方が遥かに大きな対向面積を
有していることになり、寄生ダイオードの容量を大きく
して静電破壊の保護を十分に行うことが可能となる。
第３図および第４図は本発明の半導体装置を使用した保
護回路を示す図である。
護回路を示す図である。
保護回路は、例えば、入力パッドＰＡＤと初段のインバ
ータＩＮＶとの間の信号線に対してＰ型ＭＯＳトランジ
スタＴ ｒｐおよびＮ型ＭＯＳ Ｉ−ランジスタＴ０を
接続することにより構成される。この保護回路は、ＭＯ
５構威０たはＢｊ−ＭＯ５構威０た路における静電破壊
を防止するためのもので、例えば、静電気等により入力
パッドＰＡＤに高電圧が印加された場合に、高電位の電
源側ＶＤＤおよび低電位の電源側（接地側） ＧＮＤに
電荷を瞬時に流して、インバータＩＮＶ以降の回路を保
護するものである。
ータＩＮＶとの間の信号線に対してＰ型ＭＯＳトランジ
スタＴ ｒｐおよびＮ型ＭＯＳ Ｉ−ランジスタＴ０を
接続することにより構成される。この保護回路は、ＭＯ
５構威０たはＢｊ−ＭＯ５構威０た路における静電破壊
を防止するためのもので、例えば、静電気等により入力
パッドＰＡＤに高電圧が印加された場合に、高電位の電
源側ＶＤＤおよび低電位の電源側（接地側） ＧＮＤに
電荷を瞬時に流して、インバータＩＮＶ以降の回路を保
護するものである。
本実施例の半導体装置（保護回路用ＭＯＳ ）ランジス
タ）は、ドレイン領域３と基板コンタクト領域４とが対
向する個所が大きく、寄生ダイオードの容量が大きい、
すなわち、トランジスタＴ１．およびＴ、、７のドレイ
ン領域３と基板コンタクト領域４との間の寄生ダイオー
ドＤ、、Ｄ、の容量がトランジスタの占有面積に比して
大きなものとなる。
タ）は、ドレイン領域３と基板コンタクト領域４とが対
向する個所が大きく、寄生ダイオードの容量が大きい、
すなわち、トランジスタＴ１．およびＴ、、７のドレイ
ン領域３と基板コンタクト領域４との間の寄生ダイオー
ドＤ、、Ｄ、の容量がトランジスタの占有面積に比して
大きなものとなる。
すなわち、第３図および第４図の保護回路におけるトラ
ンジスタＴ□およびＴ４の寄生ダイオードＤ、、Ｄ、に
より、高電圧の静電気等が入力パッドＰＡＤに印加され
た場合でも、トランジスタＴ ｒ ｐの寄生ダイオード
ＤｐおよびトランジスタＴ４の寄生ダイオードＤａの順
方向動作により、入力バッド（信号線）に与えられた電
荷を瞬時に電源側Ｖ、、、ＧＮＤに抜くことができる。
ンジスタＴ□およびＴ４の寄生ダイオードＤ、、Ｄ、に
より、高電圧の静電気等が入力パッドＰＡＤに印加され
た場合でも、トランジスタＴ ｒ ｐの寄生ダイオード
ＤｐおよびトランジスタＴ４の寄生ダイオードＤａの順
方向動作により、入力バッド（信号線）に与えられた電
荷を瞬時に電源側Ｖ、、、ＧＮＤに抜くことができる。
ここで、トランジスタＴ□およびＴｒＮのβ、すなわち
、ＭＯＳ ）ランジスタのゲート幅Ｗの長さは、長い方
が静電保護効果が大きくなるのはいうまでもない。
、ＭＯＳ ）ランジスタのゲート幅Ｗの長さは、長い方
が静電保護効果が大きくなるのはいうまでもない。
さらに、高電位の電源側ｖＤＤに正側（＋）、低電位の
電源側（接地側）ＧＮＤに負側（＝）の静電ストレスが
印加された場合にも、それぞれトランジスタＴ、、、Ｔ
□のトリオード動作（トランジスタの一般的動作）によ
るディスチャージと合わせて、寄生ダイオードＤ、、Ｄ
ｐの逆方向動作によるリーク電流によって、人力パッド
（信号線）に与えられた電荷を瞬時に電源側■。。およ
びＧＮＤに抜くことができる。
電源側（接地側）ＧＮＤに負側（＝）の静電ストレスが
印加された場合にも、それぞれトランジスタＴ、、、Ｔ
□のトリオード動作（トランジスタの一般的動作）によ
るディスチャージと合わせて、寄生ダイオードＤ、、Ｄ
ｐの逆方向動作によるリーク電流によって、人力パッド
（信号線）に与えられた電荷を瞬時に電源側■。。およ
びＧＮＤに抜くことができる。
ここで、具体的に、トランジスタＴｒｌｌおよびＴ□に
寄生ずるダイオードの順方向電流容＠ Ｉ 、、、は、
！、、、＝ＳＪ、□であり、また、リーク電流１ｏ□、
は、Ｉｏｏ、 ｏｃ ５１．であり、ダイオードの順方
向電流容量１．□およびリーク電流１０１１１Ｘは、ダ
イオードのＰＮ接合面積に比例する。従って、第６図に
示す従来の半導体装置と第２図に示す本実施例の半導体
装置とを比較すると、５ｚｊ−Ｊ−Ｘ／Ｓ、ｊ−Ｊ、、
、〜１．４７倍となり、従来型に比較して効果が向上し
ていることが示される。
寄生ずるダイオードの順方向電流容＠ Ｉ 、、、は、
！、、、＝ＳＪ、□であり、また、リーク電流１ｏ□、
は、Ｉｏｏ、 ｏｃ ５１．であり、ダイオードの順方
向電流容量１．□およびリーク電流１０１１１Ｘは、ダ
イオードのＰＮ接合面積に比例する。従って、第６図に
示す従来の半導体装置と第２図に示す本実施例の半導体
装置とを比較すると、５ｚｊ−Ｊ−Ｘ／Ｓ、ｊ−Ｊ、、
、〜１．４７倍となり、従来型に比較して効果が向上し
ていることが示される。
第５図は半導体装置の保護特性を調べるために使用した
実験回路を概略的に示す図である。同図に示すような実
験回路により半導体装置の保護特性を測定したところ、
第６図に示す従来の半導体装置では、Ｗ＝２４０μ曙、
Ｌ＝αμ信の条件で、（１） Ｃ＝ ｌ０ＰＦ、
Ｒ＝ＯΩ−１，８〜２．２ ｋＶ（２） Ｃ−２０
０ＰＦ、 Ｒ＝ｏｎ−４００〜ｓｏｏ ｖとなるの
に対して、第２図に示す本実施例の半導体装置では、Ｗ
−２００μｓ、Ｌ−αμ−の条件で、（１） Ｃ−１
０ＰＦ、 Ｒ＝ＯＱ−２〜２．２ｋＶ以上（２）
Ｃ−２００ＰＦ、 Ｒ＝Ｏｎ ・５００〜９００
Ｖとなる。
実験回路を概略的に示す図である。同図に示すような実
験回路により半導体装置の保護特性を測定したところ、
第６図に示す従来の半導体装置では、Ｗ＝２４０μ曙、
Ｌ＝αμ信の条件で、（１） Ｃ＝ ｌ０ＰＦ、
Ｒ＝ＯΩ−１，８〜２．２ ｋＶ（２） Ｃ−２０
０ＰＦ、 Ｒ＝ｏｎ−４００〜ｓｏｏ ｖとなるの
に対して、第２図に示す本実施例の半導体装置では、Ｗ
−２００μｓ、Ｌ−αμ−の条件で、（１） Ｃ−１
０ＰＦ、 Ｒ＝ＯＱ−２〜２．２ｋＶ以上（２）
Ｃ−２００ＰＦ、 Ｒ＝Ｏｎ ・５００〜９００
Ｖとなる。
以上の実験による測定結果から、トランジスタのゲート
幅Ｗは、本実施例の方が従来例よりも短い（本実施例の
Ｗ＝２００μ閤、従来例のＷ＝２４０μ−にも係わらず
、従来例のＥＳＤ耐量が、それぞれの条件テ１．８〜２
．２ｋＶおよび４００〜８００Ｖテあるのに対して、本
実施例のＥＳＤ耐量は、それぞれ２〜２．２ｋＶ以上お
よび５００〜９００ Ｖとなッテおり、本実施例の半導
体装置の方が従来のものよりも大きなＥＳＤ耐量を有し
ていることが示される。ここで、コンタクト、トランジ
スタのゲート長、トランジスタのゲート幅Ｗの長さ、信
号線に接続される拡散領域の大きさくドレイン領域と基
板コンタク）Ｉ域とが対向する個所の大きさ）および外
側の基板コンタクトの幅等を同一条件にした時の半導体
装置の占有面積を比較すると、第６図に示す従来の半導
体装置の占有面積が１２３９２μｍであるのに対して、
第２図に示す本実施例の半導体装置の占有面積は１１８
５４μ−であり、本実施例の方が小さい、さらに、静電
破壊に対する効果が本実施例の方が一層大きい第５図で
説明した例（本実施例のＷ−２００μ置で従来例のＷ−
２４０μ−の場合）では、本実施例の半導体装置の方が
約３割程度その占有する面積を小さくして構成すること
ができる。
幅Ｗは、本実施例の方が従来例よりも短い（本実施例の
Ｗ＝２００μ閤、従来例のＷ＝２４０μ−にも係わらず
、従来例のＥＳＤ耐量が、それぞれの条件テ１．８〜２
．２ｋＶおよび４００〜８００Ｖテあるのに対して、本
実施例のＥＳＤ耐量は、それぞれ２〜２．２ｋＶ以上お
よび５００〜９００ Ｖとなッテおり、本実施例の半導
体装置の方が従来のものよりも大きなＥＳＤ耐量を有し
ていることが示される。ここで、コンタクト、トランジ
スタのゲート長、トランジスタのゲート幅Ｗの長さ、信
号線に接続される拡散領域の大きさくドレイン領域と基
板コンタク）Ｉ域とが対向する個所の大きさ）および外
側の基板コンタクトの幅等を同一条件にした時の半導体
装置の占有面積を比較すると、第６図に示す従来の半導
体装置の占有面積が１２３９２μｍであるのに対して、
第２図に示す本実施例の半導体装置の占有面積は１１８
５４μ−であり、本実施例の方が小さい、さらに、静電
破壊に対する効果が本実施例の方が一層大きい第５図で
説明した例（本実施例のＷ−２００μ置で従来例のＷ−
２４０μ−の場合）では、本実施例の半導体装置の方が
約３割程度その占有する面積を小さくして構成すること
ができる。
以上、詳述したように、本発明の半導体装置は、基板上
に形成したソース領域、ゲート領域およびドレイン領域
を内側から外側へ広がるように配置することによって、
寄生ダイオードの容量を大きくすると共に、占有する面
積を小さくすることができる。
に形成したソース領域、ゲート領域およびドレイン領域
を内側から外側へ広がるように配置することによって、
寄生ダイオードの容量を大きくすると共に、占有する面
積を小さくすることができる。
第１図は本発明に係る半導体装置の原理を示す図、
第２図は本発明の半導体装置の一実施例を示すパターン
平面図、 第３図および第４図は本発明の半導体装置を使用した保
護回路を示す図、 第５図は半導体装置の保護特性を調べるために使用した
実験回路を概略的に示す図、 第６図は従来の半導体装置の一例を示すパターン平面図
である。 （符号の説明） １・・・ソース領域、 １ａ・・・ソース領域のコンタクト、 ２・・・ゲート領域、 ２ａ・・・ゲート領域のコンタクト、 ３・・・ドレイン領域、 ３ａ・・・ドレイン領域のコンタクト、３ｂ・・・ドレ
イン領域と基板コンタクト領域との対向個所、 ４・・・基板コンタクト領域。
平面図、 第３図および第４図は本発明の半導体装置を使用した保
護回路を示す図、 第５図は半導体装置の保護特性を調べるために使用した
実験回路を概略的に示す図、 第６図は従来の半導体装置の一例を示すパターン平面図
である。 （符号の説明） １・・・ソース領域、 １ａ・・・ソース領域のコンタクト、 ２・・・ゲート領域、 ２ａ・・・ゲート領域のコンタクト、 ３・・・ドレイン領域、 ３ａ・・・ドレイン領域のコンタクト、３ｂ・・・ドレ
イン領域と基板コンタクト領域との対向個所、 ４・・・基板コンタクト領域。
Claims (1)
- 【特許請求の範囲】 １、基板上に形成されたソース領域（１）、ゲート領域
（２）およびドレイン領域（３）を備える半導体装置で
あって、 前記ゲート領域を前記ソース領域を囲むようにして設け
、 前記ドレイン領域を前記ゲート領域を囲むようにして設
け、該ドレイン領域と該ドレイン領域周囲の基板コンタ
クト領域（４）とが対向する個所を大きくするようにし
たことを特徴とする半導体装置。 ２、前記半導体装置は、ＭＯＳ構成またはバイポーラＭ
ＯＳ構成の回路の入出力に使用され、前記ドレイン領域
と前記基板コンタクト領域との対向個所による寄生ダイ
オードを利用して静電破壊を防止するようになっている
請求項第１項に記載の半導体装置。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP1209685A JP3016251B2 (ja) | 1989-08-15 | 1989-08-15 | 半導体装置 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP1209685A JP3016251B2 (ja) | 1989-08-15 | 1989-08-15 | 半導体装置 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH0373568A true JPH0373568A (ja) | 1991-03-28 |
| JP3016251B2 JP3016251B2 (ja) | 2000-03-06 |
Family
ID=16576929
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP1209685A Expired - Fee Related JP3016251B2 (ja) | 1989-08-15 | 1989-08-15 | 半導体装置 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JP3016251B2 (ja) |
Cited By (8)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH0621263U (ja) * | 1992-04-09 | 1994-03-18 | アメリカン テレフォン アンド テレグラフ カムパニー | 改良された静電放電（ｅｓｄ）保護のためのｍｏｓコンデンサを持つ集積回路 |
| US5563438A (en) * | 1994-10-26 | 1996-10-08 | Alliedsignal Inc. | Rugged CMOS output stage design |
| KR100333128B1 (ko) * | 1998-08-27 | 2002-08-28 | 주식회사 하이닉스반도체 | 반도체소자의정전기보호소자 |
| JP2006286800A (ja) * | 2005-03-31 | 2006-10-19 | Ricoh Co Ltd | 半導体装置 |
| JP2009099679A (ja) * | 2007-10-15 | 2009-05-07 | Mitsumi Electric Co Ltd | Ｍｏｓトランジスタ及びこれを用いた半導体集積回路装置 |
| JP2009238973A (ja) * | 2008-03-27 | 2009-10-15 | Oki Semiconductor Co Ltd | Ｅｓｄ保護素子及びその製造方法 |
| JP2010004019A (ja) * | 2008-05-22 | 2010-01-07 | Nec Electronics Corp | 半導体集積回路 |
| CN112736126A (zh) * | 2020-12-31 | 2021-04-30 | 厦门市三安集成电路有限公司 | 一种SiC MOSFET结构及其制作方法 |
-
1989
- 1989-08-15 JP JP1209685A patent/JP3016251B2/ja not_active Expired - Fee Related
Cited By (9)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH0621263U (ja) * | 1992-04-09 | 1994-03-18 | アメリカン テレフォン アンド テレグラフ カムパニー | 改良された静電放電（ｅｓｄ）保護のためのｍｏｓコンデンサを持つ集積回路 |
| US5563438A (en) * | 1994-10-26 | 1996-10-08 | Alliedsignal Inc. | Rugged CMOS output stage design |
| KR100333128B1 (ko) * | 1998-08-27 | 2002-08-28 | 주식회사 하이닉스반도체 | 반도체소자의정전기보호소자 |
| JP2006286800A (ja) * | 2005-03-31 | 2006-10-19 | Ricoh Co Ltd | 半導体装置 |
| JP2009099679A (ja) * | 2007-10-15 | 2009-05-07 | Mitsumi Electric Co Ltd | Ｍｏｓトランジスタ及びこれを用いた半導体集積回路装置 |
| JP2009238973A (ja) * | 2008-03-27 | 2009-10-15 | Oki Semiconductor Co Ltd | Ｅｓｄ保護素子及びその製造方法 |
| JP2010004019A (ja) * | 2008-05-22 | 2010-01-07 | Nec Electronics Corp | 半導体集積回路 |
| JP4609907B2 (ja) * | 2008-05-22 | 2011-01-12 | ルネサスエレクトロニクス株式会社 | 半導体集積回路 |
| CN112736126A (zh) * | 2020-12-31 | 2021-04-30 | 厦门市三安集成电路有限公司 | 一种SiC MOSFET结构及其制作方法 |
Also Published As
| Publication number | Publication date |
|---|---|
| JP3016251B2 (ja) | 2000-03-06 |
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Legal Events
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|---|---|---|---|
| LAPS | Cancellation because of no payment of annual fees |