JPH0368164A - トランスファモールド型混成集積回路 - Google Patents
トランスファモールド型混成集積回路Info
- Publication number
- JPH0368164A JPH0368164A JP1204226A JP20422689A JPH0368164A JP H0368164 A JPH0368164 A JP H0368164A JP 1204226 A JP1204226 A JP 1204226A JP 20422689 A JP20422689 A JP 20422689A JP H0368164 A JPH0368164 A JP H0368164A
- Authority
- JP
- Japan
- Prior art keywords
- chip element
- island
- integrated circuit
- hybrid integrated
- lead frame
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Pending
Links
- 230000002093 peripheral effect Effects 0.000 claims abstract description 8
- 238000000034 method Methods 0.000 abstract description 8
- 239000000919 ceramic Substances 0.000 description 7
- 239000000758 substrate Substances 0.000 description 7
- 230000000694 effects Effects 0.000 description 2
- 238000001721 transfer moulding Methods 0.000 description 2
Classifications
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
- H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
- H01L2224/42—Wire connectors; Manufacturing methods related thereto
- H01L2224/47—Structure, shape, material or disposition of the wire connectors after the connecting process
- H01L2224/48—Structure, shape, material or disposition of the wire connectors after the connecting process of an individual wire connector
- H01L2224/4805—Shape
- H01L2224/4809—Loop shape
- H01L2224/48091—Arched
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
- H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
- H01L2224/42—Wire connectors; Manufacturing methods related thereto
- H01L2224/47—Structure, shape, material or disposition of the wire connectors after the connecting process
- H01L2224/48—Structure, shape, material or disposition of the wire connectors after the connecting process of an individual wire connector
- H01L2224/481—Disposition
- H01L2224/48151—Connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive
- H01L2224/48221—Connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked
- H01L2224/48225—Connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked the item being non-metallic, e.g. insulating substrate with or without metallisation
- H01L2224/48227—Connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked the item being non-metallic, e.g. insulating substrate with or without metallisation connecting the wire to a bond pad of the item
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
- H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
- H01L2224/42—Wire connectors; Manufacturing methods related thereto
- H01L2224/47—Structure, shape, material or disposition of the wire connectors after the connecting process
- H01L2224/49—Structure, shape, material or disposition of the wire connectors after the connecting process of a plurality of wire connectors
- H01L2224/4901—Structure
- H01L2224/4903—Connectors having different sizes, e.g. different diameters
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
- H01L2924/19—Details of hybrid assemblies other than the semiconductor or other solid state devices to be connected
- H01L2924/191—Disposition
- H01L2924/19101—Disposition of discrete passive components
- H01L2924/19107—Disposition of discrete passive components off-chip wires
Landscapes
- Lead Frames For Integrated Circuits (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
〔産業上の利用分野〕
この発明は、リードフレームのアイランド部」ニにチッ
プ素子が固定され、インナリード部からのワイヤボンデ
ィング後にトランスファモールドされるトランスファモ
ールド型混成集積回路に関するものである。
プ素子が固定され、インナリード部からのワイヤボンデ
ィング後にトランスファモールドされるトランスファモ
ールド型混成集積回路に関するものである。
トランスフ７モールドは、プラスチックパッケージを作
る際の一手段であり、その廉価性からモノリシック１Ｃ
に多用されてきた。最近では、セラミック基板上に電子
素子を実装したハイブリッドＩＣ（混成集積回路）をト
ランスファモールドする技術が普及してきている。
る際の一手段であり、その廉価性からモノリシック１Ｃ
に多用されてきた。最近では、セラミック基板上に電子
素子を実装したハイブリッドＩＣ（混成集積回路）をト
ランスファモールドする技術が普及してきている。
従来のトランスファモールド型混成集積回路は、第２図
で示すように、リードフレームのアイランド部１上に、
このアイランド部１より面積が小さいセラミック基板２
が組み込まれていた。この場合、ワイアリングの際に当
該チップ素子と接続されるインナリード部３とセラミッ
ク基板２とを固定する必要がある。
で示すように、リードフレームのアイランド部１上に、
このアイランド部１より面積が小さいセラミック基板２
が組み込まれていた。この場合、ワイアリングの際に当
該チップ素子と接続されるインナリード部３とセラミッ
ク基板２とを固定する必要がある。
固定方法としては、セラミック基板２及びインナリード
部３を同時にクランプする方法と、アイランド部１及び
インナリード部３を同時にクランプする方法とがある。
部３を同時にクランプする方法と、アイランド部１及び
インナリード部３を同時にクランプする方法とがある。
前者は、段差のついた２個の部材をクランプすることか
ら、高い精度が要求され、固定の際に使用する治具が高
価になるという欠点があった。また、後者はアイランド
部１上にクランプするスペースが必要になるので、セラ
ミック基板２の面積をアイランド部１より小さくしなけ
ればならず、有効実装面積が減少するという欠点があっ
た。
ら、高い精度が要求され、固定の際に使用する治具が高
価になるという欠点があった。また、後者はアイランド
部１上にクランプするスペースが必要になるので、セラ
ミック基板２の面積をアイランド部１より小さくしなけ
ればならず、有効実装面積が減少するという欠点があっ
た。
そこで、本発明はワイアリングのとき簡単に固定でき、
かつ有効実装面積を最大限に取り得るトランスファモー
ルド型混成集積回路を提供することを目的とする。
かつ有効実装面積を最大限に取り得るトランスファモー
ルド型混成集積回路を提供することを目的とする。
上記課題を達成する為、この発明はリードフレームのア
イランド部上にチップ素子（セラミック基板等）が固定
され、インナリード部からのワイヤボンディング後にト
ランスファモールドされるトランスファモールド型混成
集積回路であって、アイランド部が上記チップ素子より
小さく構成されており、インナリード部がチップ素子の
下部に伸びて当該チップ素子の裏面周辺部に当接してい
ることを特徴とする。
イランド部上にチップ素子（セラミック基板等）が固定
され、インナリード部からのワイヤボンディング後にト
ランスファモールドされるトランスファモールド型混成
集積回路であって、アイランド部が上記チップ素子より
小さく構成されており、インナリード部がチップ素子の
下部に伸びて当該チップ素子の裏面周辺部に当接してい
ることを特徴とする。
この発明は以上のように構成されているので、チップ素
子をクランプすることによりリードフレームが同時にク
ランプされる。従って、簡単にリードフレームとチップ
素子がクランプされ、トランスファモールドが容易にな
る。
子をクランプすることによりリードフレームが同時にク
ランプされる。従って、簡単にリードフレームとチップ
素子がクランプされ、トランスファモールドが容易にな
る。
以下、この発明の一実施例に係るトランスファモールド
型混成集積回路を添附図面に基づき説明する。なお、説
明において同一要素には同一符号を使用し、重複する説
明は省略する。
型混成集積回路を添附図面に基づき説明する。なお、説
明において同一要素には同一符号を使用し、重複する説
明は省略する。
第１図は、この実施例に係るトランスファモールド型混
成集積回路を示す断面図である。リードフレームはアイ
ランド部４とインナリード部５を含んで形成されている
。アイランド部４には、セラミック基板等のチップ素子
６が搭載されている。
成集積回路を示す断面図である。リードフレームはアイ
ランド部４とインナリード部５を含んで形成されている
。アイランド部４には、セラミック基板等のチップ素子
６が搭載されている。
アイランド部４の面積は、チップ素子６の面積より小さ
くなっており、チップ素子６の裏面中央部を支持してい
る。従って、アイランド部４はチップ素子６の裏面周辺
部には当接していない。
くなっており、チップ素子６の裏面中央部を支持してい
る。従って、アイランド部４はチップ素子６の裏面周辺
部には当接していない。
一方、リードフレームのインナリード部５は、アイラン
ド部４とほぼ同一平面上で当該チップ素子の下部に両側
より先端が伸びており、チップ素子６の裏面周辺部に当
接している。この場合、ワイヤボンディングは、簡単な
りランプ治具でチップ素子６をリードフレーム（アイラ
ンド部４、インナリード部５等）と共に把持することに
より、ｔ！！Ｉｍに行うことができる。
ド部４とほぼ同一平面上で当該チップ素子の下部に両側
より先端が伸びており、チップ素子６の裏面周辺部に当
接している。この場合、ワイヤボンディングは、簡単な
りランプ治具でチップ素子６をリードフレーム（アイラ
ンド部４、インナリード部５等）と共に把持することに
より、ｔ！！Ｉｍに行うことができる。
ここで重要なことは、チップ素子６の面積がアイランド
４の面積に制限されていない点である。
４の面積に制限されていない点である。
リードフレームのアイランド４とインナリード５との間
には、加工上の問題から通常はリードフレームの厚みに
相当するスペースが必要であり、このアイランド上にチ
ップ素子をマウントする従来構造によると、チップ素子
はアイランド部の面積より小さくせざるを得なかった。
には、加工上の問題から通常はリードフレームの厚みに
相当するスペースが必要であり、このアイランド上にチ
ップ素子をマウントする従来構造によると、チップ素子
はアイランド部の面積より小さくせざるを得なかった。
しかし、チップ素子の裏面周辺部にインナリードが当接
する本発明の構造によると、チップ素子の有効実装面積
を大きくすることができる。
する本発明の構造によると、チップ素子の有効実装面積
を大きくすることができる。
なお、この発明は上記実施例に限定されるものではなく
、多種多用の変形が可能である。
、多種多用の変形が可能である。
本発明は、以上説明したように構成されているので、ワ
イアリングの際は簡単にチップ素子とリードフレームを
固定でき、かつチップ素子の有効実装面積を大きくする
ことができる。
イアリングの際は簡単にチップ素子とリードフレームを
固定でき、かつチップ素子の有効実装面積を大きくする
ことができる。
第１図は本発明の一実施例に係るトランスファモールド
型混成集積回路を示す断面図、第２図は従来技術に係る
トランスファモールド型混成集積回路を示す斜視図であ
る。
型混成集積回路を示す断面図、第２図は従来技術に係る
トランスファモールド型混成集積回路を示す斜視図であ
る。
Claims (1)
- 【特許請求の範囲】 リードフレームのアイランド部上にチップ素子が固定さ
れ、インナリード部からのワイヤボンディング後にトラ
ンスファモールドされるトランスファモールド型混成集
積回路であって、 前記アイランド部が、前記チップ素子より小さく構成さ
れており、 前記インナリード部が、前記チップ素子の下部に伸びて
当該チップ素子の裏面周辺部に当接していることを特徴
とするトランスファモールド型混成集積回路。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP1204226A JPH0368164A (ja) | 1989-08-07 | 1989-08-07 | トランスファモールド型混成集積回路 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP1204226A JPH0368164A (ja) | 1989-08-07 | 1989-08-07 | トランスファモールド型混成集積回路 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH0368164A true JPH0368164A (ja) | 1991-03-25 |
Family
ID=16486930
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP1204226A Pending JPH0368164A (ja) | 1989-08-07 | 1989-08-07 | トランスファモールド型混成集積回路 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH0368164A (ja) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US5637913A (en) * | 1992-03-27 | 1997-06-10 | Hitachi, Ltd. | Leadframe semiconductor integrated circuit device using the same and method of and process for fabricating the two |
-
1989
- 1989-08-07 JP JP1204226A patent/JPH0368164A/ja active Pending
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US5637913A (en) * | 1992-03-27 | 1997-06-10 | Hitachi, Ltd. | Leadframe semiconductor integrated circuit device using the same and method of and process for fabricating the two |
| USRE43443E1 (en) | 1992-03-27 | 2012-06-05 | Renesas Electronics Corporation | Leadframe semiconductor integrated circuit device using the same, and method of and process for fabricating the two |
Similar Documents
| Publication | Publication Date | Title |
|---|---|---|
| JPH0368164A (ja) | トランスファモールド型混成集積回路 | |
| JPH038113B2 (ja) | ||
| JPH04370957A (ja) | マルチチップパッケージ | |
| JPS63310151A (ja) | 集積回路電子部品のチップの支持パッド | |
| JPS629656A (ja) | リ−ドフレ−ム | |
| JPH05206178A (ja) | 半導体チップ | |
| JPH1027995A (ja) | Ｉｃ位置決め方法 | |
| JPH0471288A (ja) | 半導体実装基板 | |
| JP2731584B2 (ja) | リードフレーム及びこれを用いた電子部品パッケージの製造方法 | |
| JPH02153557A (ja) | 樹脂封止型半導体装置 | |
| JPH0364934A (ja) | 樹脂封止型半導体装置 | |
| KR100230750B1 (ko) | 반도체 패키지 | |
| JPH05243448A (ja) | 集積回路用パッケージ | |
| JPH01293553A (ja) | 樹脂封止型半導体装置用リードフレーム | |
| JPH03250657A (ja) | 表裏両面実装可能な樹脂封止型半導体装置 | |
| JPH0271551A (ja) | 半導体装置 | |
| JPH11145160A (ja) | モジュール用パッケージ固定機構 | |
| KR200292792Y1 (ko) | 반도체 패키지용 리드프레임의 탑재판 구조 | |
| JPH01218032A (ja) | ワイヤーボンディング方法 | |
| JPS60121751A (ja) | 半導体装置の製法 | |
| JPH01133329A (ja) | 樹脂封止型半導体装置の製造方法 | |
| JPH033354A (ja) | 半導体装置 | |
| JPH05144998A (ja) | 半導体パツケージ | |
| JPH08306744A (ja) | 電子部品 | |
| JPS62109331A (ja) | 半導体装置の組立て方法 |