JPH0366166A - 半導体装置 - Google Patents

半導体装置

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JPH0366166A
JPH0366166A JP1201362A JP20136289A JPH0366166A JP H0366166 A JPH0366166 A JP H0366166A JP 1201362 A JP1201362 A JP 1201362A JP 20136289 A JP20136289 A JP 20136289A JP H0366166 A JPH0366166 A JP H0366166A
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groove
semiconductor
drain
conductivity type
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Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 ［発明の目的コ （産業上の利用分野） この発明は、半導体装置、特に横形のパワーＭＯＳＦＥ
Ｔ　（以下ＬＤＭＯＳという）に関し、そのドレイン抵
抗を低減させたものである。
（従来の技術） パワーＭＯＳＦＥＴは、その周辺回路となるＣＭｏ５ｓ
とともに１チツプ上に集積されてパワーＩＣとして構成
されることがある。このとき、パワーＭＯＳＦＥＴは、
そのドレイン電極を半導体基板の主面側からとる横形の
構造とすると、周辺回路との電気的分離が容易になり、
パワーＭＯＳＦＥＴのドレイン電圧の変動が基板を通し
て周辺回路に影響を及ぼすことがなくなる。このため、
パワーＩＣを構成するパワーＭＯＳＦＥＴは、ＬＤＭＯ
Ｓが多用される。
第３図は、このようなＬＤＭＯＳの従来例を示している
。同図中、１はｐ形基板であり、ｐ形基板１の主面には
ｎ＋埋込層２が形成され、その上に第１導電形半導体と
してのｎ形エピタキシャル層３が形成されている。ｎ形
エピタキシャル層３は、ＬＤＭＯ５のドレイン領域とな
るものであり、その主面にはｐチャネル領域４が形成さ
れている。
ｐチャネル領域４内の表面部にはｎ＋ソース領域５が形
成され、このｎ＋ソース領域５とｎ形エピタキシャル層
３との間におけるｐチャネル領域４上には、そのｐチャ
ネル領域４の表面層にチャネルを誘起させるためのゲー
ト電極７がゲート絶縁膜としてのゲート酸化膜６を介し
て形成されている。８は中間絶縁層、９はソース電極で
ある。
また、ｐチャネル領域４側方のｎ形エピタキシャル層３
の部分にはドレイン引出し用のｎ形拡散領域２１がｎ＋
埋込層２に達するように形成され、このｎ形拡散領域２
１内の表面部に形成されたｎ＋　ドレインコンタクト領
域２２に接続されるようにドレイン電極２３が形成され
ている。ｎ形拡散領域２１は深く拡散するため、その横
幅も広く形成されている。
なお、図示省略されているがＬＤＭＯ３と同一基板中に
ＣＭＯ３等を集積したパワーＩＣとする場合には、ｎ形
エピタキシャル層３には、上述のＬＤＭＯ８の形成領域
外の部位でｐ形基板１に達するｐ形分離領域が形成され
てＬＤＭＯ８の形成領域と周辺回路領域との接合分離が
行われ、その周辺回路領域にＣＭＯ８等が形成されてい
る。
そして、ドレイン電極２３にドレイン電圧が加えられ、
ゲート電極７に閾値電圧以上のゲート電圧が加えられる
とチャネルが導通し、ドレイン電極２３から、ｎ＋　ド
レインコンタクト領域２２→ｎ形拡散領域２１→ｎ＋埋
込層２→ｎ形エピタキシャル層３をほぼ垂直に上に流れ
てチャネルからｎ＋ソース領域５→ソース電極９の経路
でドレイン電流が流れる。このように、ＬＤＭＯ５は、
ｎ＋埋込層２と表面から形成したｎ形拡散領域２１を通
る経路でドレイン電流を引出す構造となっている。
（発明が解決しようとする課題） 従来のＬＤＭＯ８は、ｎ＋埋込層と、このｎ＋埋込層に
達するように深く形成され且つ横幅の店いｎ形拡散領域
でドレイン電流を引出す構造となっていたため、半導体
の主面に占める装置面積が広くなるとともにｎ＋埋込層
とｎ形拡散領域の抵抗（ドレイン引出し抵抗）がドレイ
ン抵抗に直列に入ってその抵抗値が大になり、オン抵抗
が大きいという問題があった。このオン抵抗は、縦形の
パワーＭＯＳＦＥＴ　（ＶＤＭＯ３）と比べると約２倍
以上である。
そこで、この発明は、半導体の主面に占める装置面積を
縮小するとともにドレイン引出し抵抗を低減して単位面
積当りのオン抵抗を小さくすることのできる半導体装置
を提供することをＵ的とする。
［発明の構成］ （課題を解決するための手段） この発明は上記課題を解決するために、第１導電形半導
体の主面に形成された第２導電形のチャネル領域と、該
チャネル領域内の表面部に形成された第１導電形のソー
ス領域と、該ソース領域と前記第１導電形半導体との間
における前記チャネル領域上にゲート絶縁膜を介して設
けられ当該チャネル領域にチャネル２を誘起させるゲー
ト電極と、前記第１導電形半導体の主面から所要の深さ
に形成され第１導電形で且つ当該第１導電形半導体より
高濃度の埋込層と、前記第１導電形半導体の主面から前
記埋込層に達する構内で当該埋込層に接続され前記第１
導電形半導体の主面に引出された金属製のドレイン電極
とを有することを要旨とする。
また、前記溝は、前記埋込層の形成された深さ位置で横
方向に張出して形成してなることもこの発明の要旨とし
て包含する。
（作用） 半導体装置は、ドレイン電極を第１導電形半導体の主面
側からとるＬＤＭＯ８として構成される。
このとき、金属製のドレイン電極を高濃度の埋込層に直
接接続させる溝は、この埋込層に達する拡散領域を形成
する場合と比べると、狭幅に形成することができる。し
たがって、半導体の主面に占める装置面積の縮小を図る
ことが可能となる。また、ドレイン電極は、高濃度の埋
込層に直接接続され、その間に拡散領域を形成すること
が不要となるため、ドレイン引出し抵抗が減少する。こ
の結果、単位面積当りのオン抵抗を小さくすることが可
能となる。
上記の溝を、埋込層の形成された深さ位置で横方向に張
出すように形成したときは、ドレイン電流の経路上にお
ける埋込層の長さが減るため、ドレイン引出し抵抗が一
層減少する。したがって、単位面積当りのオン抵抗を一
層小さくすることが可能となる。
（実施例） 以下、この発明の実施例を第１図及び第２図に基づいて
説明する。
なお、第１図及び第２図において、前記第３図における
部材及び部位と同一ないし均等のものは、前記と同一符
号を以って示し、重複した説明を省略する。
まず、半導体装置としてのＬＤＭＯ３の構成を説明する
と、この実施例では、前記第３図におけるｎ形拡散領域
の代りに、その部分に溝１１が形成されている。溝１１
は、ｎ形エピタキシャル層３の表面から、成る所定の深
さ位置までは、はぼ均一の幅を持ち、その下方の部分で
断面菱形の空洞状に店かり、その断面菱形の側方突起部
がｎ＋埋込層２の中心深さとほぼ一致して、このｎ＋埋
込層２内に張出されるように形成されている。溝１１の
内面には、ドレインコンタクト領域となるｎ＋拡散層１
２が形成され、ドレイン電極１３を形成しているＡｉ等
の金属は、この溝１１の１ノ弓部まで埋込まれるように
形成されている。そして、ドレイン電極１３は、この溝
１１内でｎ＋拡散層１２を介して直接ｎ＋埋込層２に接
続されている。
次いで、第２図を用いて、製造方法の一例を説明するこ
とにより、その構成をさらに詳述する。
なお、以下の説明において、（ａ）〜（ｈ）の各項目記
号は、第２図の（ａ）〜（ｈ）のそれぞれに対応する。
（ａ）　　ｐ形基板１の主面にｎ＋埋込層２を形成し、
その上にｎ形エピタキシャル層３を成長させたエピタキ
シャル基板を準備する。ｐ形基板１は、例えば（１１０
）面を有する基板を使用することにより、ｎ形エピタキ
シャル層３の表面も（１１，０）面となっている。
（ｂ）　　ｎ形エピタキシャル層３の表面にゲト酸化膜
６を形成したのち、ポリＳｔを堆積しパターニングして
ゲート電極７を形成する。
（Ｃ）　　ゲート電極７等をマスクとしたｐ形不純物及
びｎ形不純物の拡散によりｐチャネル領域４及びｎ＋ソ
ース領域５を形成し、さらに表面には中間絶縁層８を形
成する。
（ｄ）　　中間絶縁層８における溝の形成部分を孔開け
したのち、反応性イオンエツチングにより、ｎ形エピタ
キシャル層３の領域に所要深さの垂直溝１４を掘る。
（ｅ）　　垂直溝１４の内面及び中間絶縁層８の表面に
ＳｉＮ膜によるエツチングストップ膜１５を堆積後、再
び反応性イオンエツチングにより垂直溝１４ａを掘り下
げる。このとき、垂直溝１４．１４ａは、その側面に（
００１）面が出るように掘られる。
（ｆ）　　ヒドラジン、エチレンジアミン等のアルカリ
系異方性エツチング液を用いて、下部の垂直溝１４ａの
みを異方性エツチングする。アルカリ系異方性エツチン
グ液で８１をエツチングすると、（１１１）面で著しく
エッチレートが遅くなるため、（１１１）面が露出した
ところでエツチングが止り、ｎ＋埋込層２の深さ位置に
おいて、浅い角度で断面菱形状に横方向に広がった溝１
１が形成される。
（ｇ）　　エツチングストップ膜１５を除去後、溝１１
の内面にｎ＋拡散層１２を形成する。
（ｈ）　　中間絶縁層８におけるソース電極のコンタク
ト部に孔開けを行った後、ＣＶＤ法により溝１１の内部
まで及ぶようにＡｌ膜を堆積し、パターニングを施して
ドレイン電極１３及びソース電極９を形成する。
次に、作用を説明する。
Ａ１等の金属からなるドレイン電極１３が、溝　ｎ １１内でｎ＋埋込層２に直接接続されて、前記第３図に
おけるｎ形拡散領域が無い。また、溝１１は、（１１０
）面の基板を使用し、異方性エツチングにより（１１１
）面でエツチングｉｆｆ　＋ｌ−，さけて形成している
ので、基板内でほぼ３５℃の浅い角度で幅広く横方向に
広がり、ｐチャネル領域４下方部のｎ＋埋込層２まで食
込んで、おり、この食込んだ分だけドレイン電流経路上
のｎ＋埋込層２の長さが減る。したがって、従来例と比
べるとドレイン引出し抵抗が小さくなる。
溝１１は、ｎ形エピタキシャル層３の表面部では幅が狭
く、上述のように、基板内部のｐチャネル領域４の下方
部の部分で、横方向に広がっている。このため、横幅の
広いｎ形拡散領域を備えた従来例と比べると、基板主面
に占める装置面積が小さくなる。
上述の結果から、単位面積当りのオン抵抗が減少する。
［発明の効果］ 以上説明したように、この発明によれば、第１導電形半
導体の主面側から取出すようにした金属製のドレイン電
極を、その第１導電形半導体の主面から高濃度の埋込層
に達する溝内で当該埋込層に接続されるようにしたため
、ドレイン電極と高濃度の埋込層との間に拡散領域を形
成することが不要となってドレイン抵抗を低減すること
ができる。また、上記の溝は、埋込層に達する拡散領域
を形成する場合と比べると狭幅に形成することができて
半導体の主面に占める装置面積を縮小することができる
。したがって、単位面積当りのオン抵抗を小さくするこ
とができるという利点がある。
さらに、上記の溝を、埋込層の形成された深さ位置で横
方向に張出すようにした構成によれば、ドレイン電流の
経路上における埋込層の長さが減るため、ドレイン引出
し抵抗が一層減少し、単位面積当りのオン抵抗を一層小
さくすることができる。
【図面の簡単な説明】
第１図はこの発明に係る半導体装置の実施例を示す縦断
面図、第２図は同上実施例の製造方法の１ ２ 一例を示す工程図、第３図は従来の半導体装置を示す縦
断面図である。 ２：ｎ＋埋込層、 ３：ｎ形エピタキシャル層（第１導電形半導体）４：ｐ
チャネル領域、　　５：ｎ＋ソース領域、６：ゲート酸
化膜（ゲート絶縁膜）、 ７：ゲート電極、　　１１：溝、 １３ニドレイン電極。

Claims (2)

    【特許請求の範囲】
  1. （１）第１導電形半導体の主面に形成された第２導電形
    のチャネル領域と、該チャネル領域内の表面部に形成さ
    れた第１導電形のソース領域と、該ソース領域と前記第
    １導電形半導体との間における前記チャネル領域上にゲ
    ート絶縁膜を介して設けられ当該チャネル領域にチャネ
    ルを誘起させるゲート電極と、前記第１導電形半導体の
    主面から所要の深さに形成され第１導電形で且つ当該第
    １導電形半導体より高濃度の埋込層と、前記第１導電形
    半導体の主面から前記埋込層に達する溝内で当該埋込層
    に接続され前記第１導電形半導体の主面に引出された金
    属製のドレイン電極とを有することを特徴とする半導体
    装置。
  2. （２）前記溝は、前記埋込層の形成された深さ位置で横
    方向に張出して形成してなることを特徴とする請求項１
    記載の半導体装置。
JP1201362A 1989-08-04 1989-08-04 半導体装置 Pending JPH0366166A (ja)

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Cited By (3)

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