JPH0927556A - 半導体集積回路装置およびその製造方法 - Google Patents
半導体集積回路装置およびその製造方法Info
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- JPH0927556A JPH0927556A JP7174541A JP17454195A JPH0927556A JP H0927556 A JPH0927556 A JP H0927556A JP 7174541 A JP7174541 A JP 7174541A JP 17454195 A JP17454195 A JP 17454195A JP H0927556 A JPH0927556 A JP H0927556A
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- Japan
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- semiconductor substrate
- semiconductor
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- Metal-Oxide And Bipolar Metal-Oxide Semiconductor Integrated Circuits (AREA)
Abstract
(57)【要約】
【目的】 ＭＩＳＦＥＴにおいて、動作速度の高速化と
ラッチアップ耐性の向上による高信頼度化を実現する。 【構成】 入出力部の３重ウエルは、ｐ型の半導体基板
１の表面近傍で不純物濃度が最も高い深いｎ型ウエル６
と、半導体基板１の主面上に形成されたＬＯＣＯＳ酸化
膜４の直下近傍で不純物濃度が最も高い浅いｐ型ウエル
１１によって構成されているので、半導体基板１の表面
近傍で不純物濃度が低く、半導体基板１の内部で不純物
濃度が高くなる。従って、半導体基板１の表面近傍に形
成される高濃度ソース, ドレイン領域１７とウエル領域
間の寄生容量は低減され、さらに、半導体基板１の内部
の抵抗が低くなり、ラッチップ耐性が向上する。
ラッチアップ耐性の向上による高信頼度化を実現する。 【構成】 入出力部の３重ウエルは、ｐ型の半導体基板
１の表面近傍で不純物濃度が最も高い深いｎ型ウエル６
と、半導体基板１の主面上に形成されたＬＯＣＯＳ酸化
膜４の直下近傍で不純物濃度が最も高い浅いｐ型ウエル
１１によって構成されているので、半導体基板１の表面
近傍で不純物濃度が低く、半導体基板１の内部で不純物
濃度が高くなる。従って、半導体基板１の表面近傍に形
成される高濃度ソース, ドレイン領域１７とウエル領域
間の寄生容量は低減され、さらに、半導体基板１の内部
の抵抗が低くなり、ラッチップ耐性が向上する。
Description
【０００１】
【産業上の利用分野】 本発明は、半導体集積回路装置
およびその製造方法に関し、特に、ＭＩＳＦＥＴ（Meta
l Insulator Semiconductor Field Effect Transistor)
を有する半導体集積回路装置に適用して有効な技術に関
するものである。
およびその製造方法に関し、特に、ＭＩＳＦＥＴ（Meta
l Insulator Semiconductor Field Effect Transistor)
を有する半導体集積回路装置に適用して有効な技術に関
するものである。
【０００２】
【従来の技術】半導体集積回路装置においては、チップ
外部の電源からチップ内部の入出力部の半導体素子に電
気信号が入力され、この電気信号を受けてチップ内部の
回路を動作させている。
外部の電源からチップ内部の入出力部の半導体素子に電
気信号が入力され、この電気信号を受けてチップ内部の
回路を動作させている。
【０００３】しかしながら、チップ外部における電源電
圧の過度変動やリンキングなどの過度雑音による電圧
が、チップ内部の入出力部の半導体素子に印加される
と、この電圧が半導体基板を通して内部回路の半導体素
子に伝わり、半導体集積回路装置の誤動作を引き起こ
す。
圧の過度変動やリンキングなどの過度雑音による電圧
が、チップ内部の入出力部の半導体素子に印加される
と、この電圧が半導体基板を通して内部回路の半導体素
子に伝わり、半導体集積回路装置の誤動作を引き起こ
す。
【０００４】誤動作を防止する方法としては、半導体の
ダイオード特性を利用して、入出力部の半導体素子と内
部回路の半導体素子を電気的に分離し、過度雑音が入出
力部の半導体素子から内部回路の半導体素子へ伝達する
のを防ぐ３重ウエルがある。
ダイオード特性を利用して、入出力部の半導体素子と内
部回路の半導体素子を電気的に分離し、過度雑音が入出
力部の半導体素子から内部回路の半導体素子へ伝達する
のを防ぐ３重ウエルがある。
【０００５】３重ウエルは、半導体基板の表面から所定
の深さにかけて設けられた半導体基板と反対の導電型の
深いフラットウエルと、この深いフラットウエル内に形
成される深いフラットウエルとは反対の導電型の浅いフ
ラットウエルから構成される。
の深さにかけて設けられた半導体基板と反対の導電型の
深いフラットウエルと、この深いフラットウエル内に形
成される深いフラットウエルとは反対の導電型の浅いフ
ラットウエルから構成される。
【０００６】以下に、フラットウエルによって構成され
るウエル領域の製造工程を示す。まず、図７に示すよう
に、ｐ型の半導体基板１の表面に熱酸化処理によって酸
化シリコン膜２０を形成する。次に、パターニングされ
たホトレジスト（図示せず）をマスクにして、半導体基
板１にリン（Ｐ）イオンを高エネルギーで注入した後、
前記ホトレジストを除去し、次いで、高温で１回目長時
間の熱拡散を行ない、半導体基板１の表面から所定の深
さにかけて、入出力部の半導体基板１に深いｎ型ウエル
６を形成する。
るウエル領域の製造工程を示す。まず、図７に示すよう
に、ｐ型の半導体基板１の表面に熱酸化処理によって酸
化シリコン膜２０を形成する。次に、パターニングされ
たホトレジスト（図示せず）をマスクにして、半導体基
板１にリン（Ｐ）イオンを高エネルギーで注入した後、
前記ホトレジストを除去し、次いで、高温で１回目長時
間の熱拡散を行ない、半導体基板１の表面から所定の深
さにかけて、入出力部の半導体基板１に深いｎ型ウエル
６を形成する。
【０００７】次に、図８に示すように、窒化シリコン膜
２１を半導体基板１上に堆積した後、パターニングされ
たホトレジスト７をマスクにして、窒化シリコン膜２１
をエッチングし、次いで、内部回路の半導体基板１に浅
いｎ型フラットウエル２２を形成するためのリンイオン
を注入する。
２１を半導体基板１上に堆積した後、パターニングされ
たホトレジスト７をマスクにして、窒化シリコン膜２１
をエッチングし、次いで、内部回路の半導体基板１に浅
いｎ型フラットウエル２２を形成するためのリンイオン
を注入する。
【０００８】次に、図９に示すように、ホトレジスト７
を除去した後、選択酸化を行ない、半導体基板１上に厚
い酸化シリコン膜２３を形成する。次いで、窒化シリコ
ン膜２１を除去した後、厚い酸化シリコン膜２３を貫通
しないエネルギーで、内部回路の半導体基板１および入
出力部の深いｎ型ウエル６に、浅いｐ型フラットウエル
２４を形成するためのボロン（Ｂ）イオンを注入する。
を除去した後、選択酸化を行ない、半導体基板１上に厚
い酸化シリコン膜２３を形成する。次いで、窒化シリコ
ン膜２１を除去した後、厚い酸化シリコン膜２３を貫通
しないエネルギーで、内部回路の半導体基板１および入
出力部の深いｎ型ウエル６に、浅いｐ型フラットウエル
２４を形成するためのボロン（Ｂ）イオンを注入する。
【０００９】続いて、高温で２回目の長時間の熱拡散を
行ない、内部回路の半導体基板１に浅いｎ型フラットウ
エル２２を、入出力部の深いｎ型ウエル６の内側と内部
回路の半導体基板１に浅いｐ型フラットウエル２４を形
成して、入出力部に３重ウエル、内部回路にはｐ型およ
びｎ型２重ウエルを設ける。
行ない、内部回路の半導体基板１に浅いｎ型フラットウ
エル２２を、入出力部の深いｎ型ウエル６の内側と内部
回路の半導体基板１に浅いｐ型フラットウエル２４を形
成して、入出力部に３重ウエル、内部回路にはｐ型およ
びｎ型２重ウエルを設ける。
【００１０】次に、半導体基板１の表面を洗浄して、酸
化シリコン膜２０および厚い酸化シリコン膜２３を除去
した後、半導体基板１の表面に酸化シリコン膜（図示せ
ず）および窒化シリコン膜（図示せず）を順次形成し、
パターンニングされたホトレジスト（図示せず）をマス
クにして、後にＬＯＣＯＳ（Local Oxidation of Silic
on）酸化膜４が形成される領域の窒化シリコン膜をエッ
チングする。
化シリコン膜２０および厚い酸化シリコン膜２３を除去
した後、半導体基板１の表面に酸化シリコン膜（図示せ
ず）および窒化シリコン膜（図示せず）を順次形成し、
パターンニングされたホトレジスト（図示せず）をマス
クにして、後にＬＯＣＯＳ（Local Oxidation of Silic
on）酸化膜４が形成される領域の窒化シリコン膜をエッ
チングする。
【００１１】続いて、図１０に示すように、後にＬＯＣ
ＯＳ酸化膜４が形成される半導体基板１の表面近傍にｎ
型チャネルストッパ領域９およびｐ型チャネルストッパ
領域１２を形成するために、パターニングされたホトレ
ジスト（図示せず）をマスクにして、半導体基板１に不
純物イオンを注入する。次に、前記ホトレジストを除去
した後、選択酸化を行ない、半導体基板１の主面上にＬ
ＯＣＯＳ酸化膜４を形成する。
ＯＳ酸化膜４が形成される半導体基板１の表面近傍にｎ
型チャネルストッパ領域９およびｐ型チャネルストッパ
領域１２を形成するために、パターニングされたホトレ
ジスト（図示せず）をマスクにして、半導体基板１に不
純物イオンを注入する。次に、前記ホトレジストを除去
した後、選択酸化を行ない、半導体基板１の主面上にＬ
ＯＣＯＳ酸化膜４を形成する。
【００１２】なお、フラットウエルの形成方法に関して
は、特開昭５６−４３７５６号公報に記載されている。
は、特開昭５６−４３７５６号公報に記載されている。
【００１３】
【発明が解決しようとする課題】しかしながら、フラッ
トウエルで形成される入出力部の３重ウエルでは、以下
の問題点があることを本発明者は見いだした。
トウエルで形成される入出力部の３重ウエルでは、以下
の問題点があることを本発明者は見いだした。
【００１４】すなわち、フラットウエルで形成される３
重ウエルの不純物濃度は、図１１（ａ）に示すように、
半導体基板の表面近傍で最も高くなる。このため、半導
体基板の表面近傍に形成される半導体素子のソース、ド
レイン領域と３重ウエル間の寄生容量が大きくなり、半
導体素子の動作速度が遅くなってしまう。
重ウエルの不純物濃度は、図１１（ａ）に示すように、
半導体基板の表面近傍で最も高くなる。このため、半導
体基板の表面近傍に形成される半導体素子のソース、ド
レイン領域と３重ウエル間の寄生容量が大きくなり、半
導体素子の動作速度が遅くなってしまう。
【００１５】さらに、寄生バイポーラによるラッチアッ
プを抑制するために、３重ウエルの不純物濃度を高くす
ると、寄生容量はウエル濃度の１／２乗に比例すること
から、半導体素子のソース、ドレイン領域と３重ウエル
間の寄生容量の増加がより顕著となる。
プを抑制するために、３重ウエルの不純物濃度を高くす
ると、寄生容量はウエル濃度の１／２乗に比例すること
から、半導体素子のソース、ドレイン領域と３重ウエル
間の寄生容量の増加がより顕著となる。
【００１６】また、３重ウエルを形成するためには、深
いフラットウエルおよび浅いフラットウエルを形成する
ための２回の長時間の熱拡散工程が必要であり、さらに
チャネルストッパ領域の形成をフラットウエルの形成と
は別に行なう必要があり、製造工程が長くなるという問
題もある。
いフラットウエルおよび浅いフラットウエルを形成する
ための２回の長時間の熱拡散工程が必要であり、さらに
チャネルストッパ領域の形成をフラットウエルの形成と
は別に行なう必要があり、製造工程が長くなるという問
題もある。
【００１７】本発明の目的は、ＭＩＳＦＥＴのソース、
ドレイン領域とウエル領域間の寄生容量を低減すること
による動作速度の高速化と、ＭＩＳＦＥＴのラッチアッ
プ耐性を向上することによる高信頼度化が可能なウエル
領域を実現することのできる技術を提供することにあ
る。
ドレイン領域とウエル領域間の寄生容量を低減すること
による動作速度の高速化と、ＭＩＳＦＥＴのラッチアッ
プ耐性を向上することによる高信頼度化が可能なウエル
領域を実現することのできる技術を提供することにあ
る。
【００１８】本発明の他の目的は、ＭＩＳＦＥＴのウエ
ル領域およびチャネルストッパ領域の製造工程を短縮す
ることのできる技術を提供することにある。
ル領域およびチャネルストッパ領域の製造工程を短縮す
ることのできる技術を提供することにある。
【００１９】本発明の前記ならびにその他の目的と新規
な特徴は、本明細書の記述および添付図面から明らかに
なるであろう。
な特徴は、本明細書の記述および添付図面から明らかに
なるであろう。
【００２０】
【課題を解決するための手段】本願において開示される
発明のうち、代表的なものの概要を簡単に説明すれば、
次のとおりである。すなわち、 （１）本発明の半導体集積回路装置は、半導体基板と反
対の導電型である第１のウエルおよび前記第１のウエル
の内側に形成された第２のウエルによって構成されるウ
エル領域を有しており、第１のウエルは半導体基板の表
面近傍で不純物濃度の最も高いフラットウエル、第２の
ウエルは半導体基板の表面から所定の深さの領域で不純
物濃度の最も高いレトログレードウエルで形成されてい
る。
発明のうち、代表的なものの概要を簡単に説明すれば、
次のとおりである。すなわち、 （１）本発明の半導体集積回路装置は、半導体基板と反
対の導電型である第１のウエルおよび前記第１のウエル
の内側に形成された第２のウエルによって構成されるウ
エル領域を有しており、第１のウエルは半導体基板の表
面近傍で不純物濃度の最も高いフラットウエル、第２の
ウエルは半導体基板の表面から所定の深さの領域で不純
物濃度の最も高いレトログレードウエルで形成されてい
る。
【００２１】（２）また、本発明の半導体集積回路装置
は、半導体基板と反対の導電型である第１のウエルおよ
び前記第１のウエルの内側に形成された第２のウエルに
よって構成されるウエル領域を有しており、第１のウエ
ルは半導体基板の表面で不純物濃度の最も高いフラット
ウエル、第２のウエルは半導体基板の主面上に形成され
たフィールド絶縁膜の直下近傍で不純物濃度の最も高い
レトログレードウエルで形成されている。
は、半導体基板と反対の導電型である第１のウエルおよ
び前記第１のウエルの内側に形成された第２のウエルに
よって構成されるウエル領域を有しており、第１のウエ
ルは半導体基板の表面で不純物濃度の最も高いフラット
ウエル、第２のウエルは半導体基板の主面上に形成され
たフィールド絶縁膜の直下近傍で不純物濃度の最も高い
レトログレードウエルで形成されている。
【００２２】（３）また、本発明の半導体集積回路装置
の製造方法は、半導体基板の主面上にフィールド絶縁膜
を形成した後、パターニングされた第１のホトレジスト
をマスクとして、半導体基板と反対の導電型の不純物イ
オンを半導体基板に注入し、続いて熱拡散を行ない、半
導体基板に第１のウエルを形成する。次に、パターニン
グされた第２のホトレジストをマスクとして、半導体基
板と同じ導電型の不純物イオンまたは半導体基板と反対
の導電型の不純物イオンを、フィールド絶縁膜を貫通す
るエネルギーで第１のウエルへ注入し、第１のウエルの
内側に第２のウエルを形成するものである。
の製造方法は、半導体基板の主面上にフィールド絶縁膜
を形成した後、パターニングされた第１のホトレジスト
をマスクとして、半導体基板と反対の導電型の不純物イ
オンを半導体基板に注入し、続いて熱拡散を行ない、半
導体基板に第１のウエルを形成する。次に、パターニン
グされた第２のホトレジストをマスクとして、半導体基
板と同じ導電型の不純物イオンまたは半導体基板と反対
の導電型の不純物イオンを、フィールド絶縁膜を貫通す
るエネルギーで第１のウエルへ注入し、第１のウエルの
内側に第２のウエルを形成するものである。
【００２３】
【作用】上記した手段によれば、図１１（ｂ）に示すよ
うに、半導体基板の表面近傍で不純物濃度が最も高く、
半導体基板と反対の導電型のフラットウエルと、半導体
基板の表面から所定の深さの領域で不純物濃度が最も高
く、半導体基板の同じ導電型のレトログレードウエルに
よって３重ウエルが構成されているので、半導体基板の
表面近傍の不純物濃度が低く、半導体基板の表面から所
定の深さの領域で不純物濃度が高いウエル領域が得られ
る。
うに、半導体基板の表面近傍で不純物濃度が最も高く、
半導体基板と反対の導電型のフラットウエルと、半導体
基板の表面から所定の深さの領域で不純物濃度が最も高
く、半導体基板の同じ導電型のレトログレードウエルに
よって３重ウエルが構成されているので、半導体基板の
表面近傍の不純物濃度が低く、半導体基板の表面から所
定の深さの領域で不純物濃度が高いウエル領域が得られ
る。
【００２４】従って、３重ウエル構造のウエル領域の表
面近傍の不純物濃度は低く抑えられて、ソース、ドレイ
ン領域とウエル領域間の寄生容量が低減できる。さら
に、半導体基板の内部での不純物濃度が高くなり、ラッ
チアップ耐性を向上することができる。
面近傍の不純物濃度は低く抑えられて、ソース、ドレイ
ン領域とウエル領域間の寄生容量が低減できる。さら
に、半導体基板の内部での不純物濃度が高くなり、ラッ
チアップ耐性を向上することができる。
【００２５】また、上記した手段によれば、従来の３重
ウエルでは深いフラットウエルおよび浅いフラットウエ
ルを形成するために２回必要であった熱拡散工程を、深
いフラットウエルを形成するための１回に減らすことが
できる。さらに、レトログレードウエルの形成と同時
に、フィールド絶縁膜の下方にチャネルストッパ領域が
形成されるので、チャネルストッパ領域を形成する工程
が不要となり、製造工程を短縮することができる。
ウエルでは深いフラットウエルおよび浅いフラットウエ
ルを形成するために２回必要であった熱拡散工程を、深
いフラットウエルを形成するための１回に減らすことが
できる。さらに、レトログレードウエルの形成と同時
に、フィールド絶縁膜の下方にチャネルストッパ領域が
形成されるので、チャネルストッパ領域を形成する工程
が不要となり、製造工程を短縮することができる。
【００２６】
【実施例】以下、本発明の実施例を図面に基づいて詳細
に説明する。
に説明する。
【００２７】なお、実施例を説明するための全図におい
て同一機能を有するものは同一の符号を付し、その繰り
返しの説明は省略する。
て同一機能を有するものは同一の符号を付し、その繰り
返しの説明は省略する。
【００２８】（実施例１）図１は、本発明の一実施例に
よるＣＭＯＳＦＥＴの要部断面図を示している。入出力
部の深いｎ型ウエル６は半導体基板１の表面近傍で不純
物濃度が最も高いフラットウエルで形成され、入出力部
および内部回路の浅いｐ型ウエル１１ならびに内部回路
の浅いｎ型ウエル８は、ＬＯＣＯＳ酸化膜の直下近傍で
不純物濃度が最も高く、半導体基板１の表面近傍の不純
物濃度が低いレトログレードウエルで形成されている。
よるＣＭＯＳＦＥＴの要部断面図を示している。入出力
部の深いｎ型ウエル６は半導体基板１の表面近傍で不純
物濃度が最も高いフラットウエルで形成され、入出力部
および内部回路の浅いｐ型ウエル１１ならびに内部回路
の浅いｎ型ウエル８は、ＬＯＣＯＳ酸化膜の直下近傍で
不純物濃度が最も高く、半導体基板１の表面近傍の不純
物濃度が低いレトログレードウエルで形成されている。
【００２９】さらに、浅いｎ型ウエル８または浅いｐ型
ウエル１１を形成するために、不純物イオンを半導体基
板１に注入する際、ＬＯＣＯＳ酸化膜４の下にも不純物
イオンが注入されて、ｎ型チャネルストッパ領域９また
はｐ型チャネルストッパ領域１２が形成されている。
ウエル１１を形成するために、不純物イオンを半導体基
板１に注入する際、ＬＯＣＯＳ酸化膜４の下にも不純物
イオンが注入されて、ｎ型チャネルストッパ領域９また
はｐ型チャネルストッパ領域１２が形成されている。
【００３０】次に、本発明の一実施例であるＣＭＯＳＦ
ＥＴの製造方法を図２〜図５を用いて説明する。
ＥＴの製造方法を図２〜図５を用いて説明する。
【００３１】まず、図２に示すように、ｐ型の半導体基
板１の表面に熱酸化処理によって酸化シリコン膜２を形
成し、続いて、半導体基板１上に窒化シリコン膜３をＣ
ＶＤ（Chemical Vapor Deposition)法で堆積する。次
に、パターニングされたホトレジスト（図示せず）をマ
スクにして窒化シリコン膜３をエッチングし、ホトレジ
ストを除去した後、選択酸化により約４００ｎｍの厚さ
のＬＯＣＯＳ酸化膜４を半導体基板１の主面上に形成す
る。
板１の表面に熱酸化処理によって酸化シリコン膜２を形
成し、続いて、半導体基板１上に窒化シリコン膜３をＣ
ＶＤ（Chemical Vapor Deposition)法で堆積する。次
に、パターニングされたホトレジスト（図示せず）をマ
スクにして窒化シリコン膜３をエッチングし、ホトレジ
ストを除去した後、選択酸化により約４００ｎｍの厚さ
のＬＯＣＯＳ酸化膜４を半導体基板１の主面上に形成す
る。
【００３２】次に、図３に示すように、窒化シリコン膜
３を除去した後、パターニングされた厚い（例えば２〜
５μｍ）ホトレジスト５をマスクとして、ＬＯＣＯＳ酸
化膜４の下にも不純物が導入されるように、リンイオン
を半導体基板１に注入する。次にホトレジスト５を除去
した後に、例えば、１２００℃の熱拡散を３時間行なっ
て、入出力部に半導体基板１の表面から所定の深さにか
けて深いｎ型ウエル６を形成する。
３を除去した後、パターニングされた厚い（例えば２〜
５μｍ）ホトレジスト５をマスクとして、ＬＯＣＯＳ酸
化膜４の下にも不純物が導入されるように、リンイオン
を半導体基板１に注入する。次にホトレジスト５を除去
した後に、例えば、１２００℃の熱拡散を３時間行なっ
て、入出力部に半導体基板１の表面から所定の深さにか
けて深いｎ型ウエル６を形成する。
【００３３】次に、図４に示すように、浅いｎ型ウエル
８を形成するために、パターニングされた厚いホトレジ
スト７をマスクとして、ＬＯＣＯＳ酸化膜４の直下近傍
で不純物濃度が最大となるように、例えば、エネルギー
４００ｋｅＶ、ドーズ量１×１０13／ｃｍ2 の条件でリ
ンイオンを半導体基板１に注入する。これにより、内部
回路に浅いｎ型ウエル８と、ＬＯＣＯＳ酸化膜４の下に
不純物濃度の高いｎ型チャネルストッパ領域９を同時に
形成する。
８を形成するために、パターニングされた厚いホトレジ
スト７をマスクとして、ＬＯＣＯＳ酸化膜４の直下近傍
で不純物濃度が最大となるように、例えば、エネルギー
４００ｋｅＶ、ドーズ量１×１０13／ｃｍ2 の条件でリ
ンイオンを半導体基板１に注入する。これにより、内部
回路に浅いｎ型ウエル８と、ＬＯＣＯＳ酸化膜４の下に
不純物濃度の高いｎ型チャネルストッパ領域９を同時に
形成する。
【００３４】次に、図５に示すように、ホトレジスト７
を除去した後、浅いｐ型ウエル１１を形成するために、
パターニングされた厚いホトレジスト１０をマスクとし
て、ＬＯＣＯＳ酸化膜４の直下近傍で不純物濃度が最大
となるように、例えば、エネルギー２００ｋｅＶ、ドー
ズ量１×１０13／ｃｍ2 の条件でボロンイオンを深いｎ
型ウエル６および半導体基板１に注入する。これによ
り、入出力部と内部回路に浅いｐ型ウエル１１と、ＬＯ
ＣＯＳ酸化膜４の下に不純物濃度の高いｐ型チャネルス
トッパ領域１２を同時に形成する。
を除去した後、浅いｐ型ウエル１１を形成するために、
パターニングされた厚いホトレジスト１０をマスクとし
て、ＬＯＣＯＳ酸化膜４の直下近傍で不純物濃度が最大
となるように、例えば、エネルギー２００ｋｅＶ、ドー
ズ量１×１０13／ｃｍ2 の条件でボロンイオンを深いｎ
型ウエル６および半導体基板１に注入する。これによ
り、入出力部と内部回路に浅いｐ型ウエル１１と、ＬＯ
ＣＯＳ酸化膜４の下に不純物濃度の高いｐ型チャネルス
トッパ領域１２を同時に形成する。
【００３５】次に、ホトレジスト１０および酸化シリコ
ン膜２を除去した後、熱酸化処理により、半導体基板１
の表面にゲート絶縁膜１３を形成する。その後、従来の
製造方法に従って、ゲート電極１４、低濃度ソース, ド
レイン領域１５、サイドウォールスペーサ１６、高濃度
ソース, ドレイン領域１７、絶縁膜１８および金属配線
１９を形成することにより、図１に示す本実施例のＣＭ
ＯＳＦＥＴが完成する。
ン膜２を除去した後、熱酸化処理により、半導体基板１
の表面にゲート絶縁膜１３を形成する。その後、従来の
製造方法に従って、ゲート電極１４、低濃度ソース, ド
レイン領域１５、サイドウォールスペーサ１６、高濃度
ソース, ドレイン領域１７、絶縁膜１８および金属配線
１９を形成することにより、図１に示す本実施例のＣＭ
ＯＳＦＥＴが完成する。
【００３６】このように、本実施例によれば、レトログ
レードウエルによって浅いｎ型ウエル８および浅いｐ型
ウエル１１を形成しているので、入出力部に形成される
３重ウエルおよび内部回路に形成される２重ウエルの表
面近傍の不純物濃度が低くなり、ＭＯＳＦＥＴのソー
ス、ドレイン領域とウエル領域間の寄生容量が低減でき
る。さらに、半導体基板１の内部での不純物濃度が高く
なり、ラッチアップ耐性を向上することができる。ま
た、ｎ型チャネルストッパ領域９またはｐ型チャネルス
トッパ領域１２が浅いｎ型ウエル８または浅いｐ型ウエ
ル１１と同時に形成されているので、製造工程を短縮す
ることができる。
レードウエルによって浅いｎ型ウエル８および浅いｐ型
ウエル１１を形成しているので、入出力部に形成される
３重ウエルおよび内部回路に形成される２重ウエルの表
面近傍の不純物濃度が低くなり、ＭＯＳＦＥＴのソー
ス、ドレイン領域とウエル領域間の寄生容量が低減でき
る。さらに、半導体基板１の内部での不純物濃度が高く
なり、ラッチアップ耐性を向上することができる。ま
た、ｎ型チャネルストッパ領域９またはｐ型チャネルス
トッパ領域１２が浅いｎ型ウエル８または浅いｐ型ウエ
ル１１と同時に形成されているので、製造工程を短縮す
ることができる。
【００３７】（実施例２）図６は、本発明の一実施例に
よるＣＭＯＳＦＥＴの要部断面図を示している。入出力
部のウエル領域（深いｎ型ウエル６および浅いｐ型ウエ
ル１１）および内部回路のｐ型のウエル領域（浅いｐ型
ウエル１１）の構造は前記実施例１と同じであるが、内
部回路のｎ型のウエル領域の構造が前記実施例１とは異
なり、フラットウエルである深いｎ型ウエル６とレトロ
グレードウエルである浅いｎ型ウエル８によって構成さ
れている。
よるＣＭＯＳＦＥＴの要部断面図を示している。入出力
部のウエル領域（深いｎ型ウエル６および浅いｐ型ウエ
ル１１）および内部回路のｐ型のウエル領域（浅いｐ型
ウエル１１）の構造は前記実施例１と同じであるが、内
部回路のｎ型のウエル領域の構造が前記実施例１とは異
なり、フラットウエルである深いｎ型ウエル６とレトロ
グレードウエルである浅いｎ型ウエル８によって構成さ
れている。
【００３８】前記実施例１で入出力部に深いｎ型ウエル
６を形成する際に、内部回路のｎ型のウエル領域にもリ
ンイオンを注入して、深いｎ型ウエル６を形成してお
り、他の製造工程は、前記実施例１と同様に行なわれ
る。
６を形成する際に、内部回路のｎ型のウエル領域にもリ
ンイオンを注入して、深いｎ型ウエル６を形成してお
り、他の製造工程は、前記実施例１と同様に行なわれ
る。
【００３９】このように、本実施例によれば、内部回路
のｎ型のウエル領域を、深いｎ型ウエル６および浅いｎ
型ウエル８から成る３重ウエルとすることにより、半導
体基板１の内部の不純物濃度を高くすることができて、
ラッチアップ耐性が向上する。
のｎ型のウエル領域を、深いｎ型ウエル６および浅いｎ
型ウエル８から成る３重ウエルとすることにより、半導
体基板１の内部の不純物濃度を高くすることができて、
ラッチアップ耐性が向上する。
【００４０】以上、本発明者によってなされた発明を実
施例に基づき具体的に説明したが、本発明は前記実施例
に限定されるものではなく、その要旨を逸脱しない範囲
で種々変更可能であることはいうまでもない。
施例に基づき具体的に説明したが、本発明は前記実施例
に限定されるものではなく、その要旨を逸脱しない範囲
で種々変更可能であることはいうまでもない。
【００４１】
【発明の効果】本願によって開示される発明のうち、代
表的なものによって得られる効果を簡単に説明すれば、
以下の通りである。
表的なものによって得られる効果を簡単に説明すれば、
以下の通りである。
【００４２】本発明によれば、半導体基板の表面近傍の
不純物濃度が低く、半導体基板の内部の不純物濃度が高
い３重ウエル構造のウエル領域を形成することができる
ので、ソース、ドレイン領域とウエル領域間の寄生容量
の低減によるＭＩＳＦＥＴの高速化と、ラッチアップ耐
性の向上によるＭＩＳＦＥＴの高信頼度化を実現するこ
とができる。
不純物濃度が低く、半導体基板の内部の不純物濃度が高
い３重ウエル構造のウエル領域を形成することができる
ので、ソース、ドレイン領域とウエル領域間の寄生容量
の低減によるＭＩＳＦＥＴの高速化と、ラッチアップ耐
性の向上によるＭＩＳＦＥＴの高信頼度化を実現するこ
とができる。
【００４３】また、本発明によれば、３重ウエル構造の
ウエル領域を形成する際の長時間の熱拡散工程を減らす
ことができ、さらに、チャネルストッパ領域を形成する
工程が不要となるので、ウエル領域およびチャネルスト
ッパ領域の製造工程を短縮することができる。
ウエル領域を形成する際の長時間の熱拡散工程を減らす
ことができ、さらに、チャネルストッパ領域を形成する
工程が不要となるので、ウエル領域およびチャネルスト
ッパ領域の製造工程を短縮することができる。
【図１】本発明の一実施例である半導体集積回路装置を
示す半導体基板の要部断面図である。
示す半導体基板の要部断面図である。
【図２】本発明の一実施例である半導体集積回路装置を
示す半導体基板の要部断面図である。
示す半導体基板の要部断面図である。
【図３】本発明の一実施例である半導体集積回路装置を
示す半導体基板の要部断面図である。
示す半導体基板の要部断面図である。
【図４】本発明の一実施例である半導体集積回路装置を
示す半導体基板の要部断面図である。
示す半導体基板の要部断面図である。
【図５】本発明の一実施例である半導体集積回路装置を
示す半導体基板の要部断面図である。
示す半導体基板の要部断面図である。
【図６】本発明の他の実施例である半導体集積回路装置
を示す半導体基板の要部断面図である。
を示す半導体基板の要部断面図である。
【図７】本発明者により検討された半導体集積回路装置
を示す半導体基板の要部断面図である。
を示す半導体基板の要部断面図である。
【図８】本発明者により検討された半導体集積回路装置
を示す半導体基板の要部断面図である。
を示す半導体基板の要部断面図である。
【図９】本発明者により検討された半導体集積回路装置
を示す半導体基板の要部断面図である。
を示す半導体基板の要部断面図である。
【図１０】本発明者により検討された半導体集積回路装
置を示す半導体基板の要部断面図である。
置を示す半導体基板の要部断面図である。
【図１１】フラットウエルによって形成される３重ウエ
ルとフラットウエルおよびレトログレードウエルによっ
て形成される３重ウエルの不純物濃度分布の概略図であ
る。
ルとフラットウエルおよびレトログレードウエルによっ
て形成される３重ウエルの不純物濃度分布の概略図であ
る。
【符号の説明】 １ 半導体基板（ｐ型） ２ 酸化シリコン膜 ３ 窒化シリコン膜 ４ ＬＯＣＯＳ酸化膜 ５ ホトレジスト ６ 深いｎ型ウエル（フラットウエル） ７ ホトレジスト ８ 浅いｎ型ウエル（レトログレードウエル） ９ ｎ型チャネルストッパ領域 １０ ホトレジスト １１ 浅いｐ型ウエル（レトログレードウエル） １２ ｐ型チャネルストッパ領域 １３ ゲート絶縁膜 １４ ゲート電極 １５ 低濃度ソース, ドレイン領域 １６ サイドウォールスペーサ １７ 高濃度ソース, ドレイン領域 １８ 絶縁膜 １９ 金属配線 ２０ 酸化シリコン膜 ２１ 窒化シリコン膜 ２２ 浅いｎ型フラットウエル ２３ 厚い酸化シリコン膜 ２４ 浅いｐ型フラットウエル
Claims (7)
- 【請求項１】 半導体基板と反対の導電型である第１の
ウエルおよび前記第１のウエルの内側に形成された第２
のウエルによって構成されるウエル領域を有する半導体
集積回路装置であって、前記第１のウエルは前記半導体
基板の表面近傍で不純物濃度の最も高いフラットウエ
ル、前記第２のウエルは前記半導体基板の表面から所定
の深さの領域で不純物濃度の最も高いレトログレードウ
エルであることを特徴とする半導体集積回路装置。 - 【請求項２】 隣接する半導体素子領域を絶縁するため
のフィールド絶縁膜がその主面上に形成された半導体基
板に、前記半導体基板と反対の導電型である第１のウエ
ルおよび前記第１のウエルの内側に形成された第２のウ
エルによって構成されるウエル領域を有する半導体集積
回路装置であって、前記第１のウエルは前記半導体基板
の表面近傍で不純物濃度の最も高いフラットウエル、前
記第２のウエルは前記フィールド絶縁膜の直下近傍で不
純物濃度の最も高いレトログレードウエルであることを
特徴とする半導体集積回路装置。 - 【請求項３】 請求項２記載の半導体集積回路装置の製
造方法であって、半導体基板の主面上にフィールド絶縁
膜を形成する工程、パターニングされた第１のホトレジ
ストをマスクとして、前記半導体基板と反対の導電型の
不純物イオンを前記半導体基板に注入し、続いて熱拡散
を行ない、前記半導体基板に第１のウエルを形成する工
程、パターニングされた第２のホトレジストをマスクと
して、前記半導体基板と同じ導電型の不純物イオンまた
は前記半導体基板と反対の導電型の不純物イオンを、前
記フィールド絶縁膜を貫通するエネルギーで前記第１の
ウエルに注入し、前記第１のウエルの内側に第２のウエ
ルを形成する工程を有する半導体集積回路装置の製造方
法。 - 【請求項４】 隣接する半導体素子領域を絶縁するため
のフィールド絶縁膜が形成された半導体基板に、前記半
導体基板と反対の導電型である第１のウエルおよび前記
半導体基板と同じ導電型であり、前記第１のウエルの内
側に形成された第２のウエルによって構成される第１ウ
エル領域、前記半導体基板と同じ導電型である第２のウ
エルによって構成される第２ウエル領域、ならびに前記
半導体基板と反対の導電型である第３のウエルによって
構成される第３ウエル領域を有する半導体集積回路装置
であって、前記第１のウエルは前記半導体基板の表面近
傍で不純物濃度の最も高いフラットウエル、前記第２の
ウエルおよび前記第３のウエルは前記フィールド絶縁膜
の直下近傍で不純物濃度の最も高いレトログレードウエ
ウルであることを特徴とする半導体集積回路装置。 - 【請求項５】 請求項４記載の半導体集積回路装置の製
造方法であって、半導体基板の主面上にフィールド絶縁
膜を形成する工程、パターニングされた第１のホトレジ
ストをマスクとして、前記半導体基板と反対の導電型の
不純物イオンを前記半導体基板に注入し、続いて熱拡散
を行ない、前記半導体基板に第１のウエルを形成する工
程、パターニングされた第２のホトレジストをマスクと
して、前記半導体基板と同じ導電型の不純物イオンを前
記フィールド絶縁膜を貫通するエネルギーで前記第１の
ウエルおよび前記半導体基板に注入し、前記第１のウエ
ルの内側および前記半導体基板に第２のウエルを形成す
る工程、パターニングされた第３のホトレジストをマス
クとして、前記半導体基板と反対の導電型の不純物イオ
ンを前記フィールド絶縁膜を貫通するエネルギーで前記
半導体基板に注入し、前記半導体基板に第３のウエルを
形成する工程を有する半導体集積回路装置の製造方法。 - 【請求項６】 隣接する半導体素子領域を絶縁するため
のフィールド絶縁膜が形成された半導体基板に、前記半
導体基板と反対の導電型である第１のウエルおよび前記
半導体基板と同じ導電型であり、前記第１のウエルの内
側に形成された第２のウエルによって構成される第１ウ
エル領域、前記半導体基板と同じ導電型である第２のウ
エルによって構成される第２ウエル領域、ならびに前記
半導体基板と反対の導電型である第４のウエルおよび前
記半導体基板と反対の導電型であり、前記第４のウエル
の内側に形成された第３のウエルによって構成される第
３ウエル領域を有する半導体集積回路装置であって、前
記第１のウエルおよび前記第４のウエルは前記半導体基
板の表面近傍で不純物濃度の最も高いフラットウエル、
前記第２のウエルおよび前記第３のウエルは前記フィー
ルド絶縁膜の直下近傍で不純物濃度の最も高いレトログ
レードウエルであることを特徴とする半導体集積回路装
置。 - 【請求項７】 請求項６記載の半導体集積回路装置の製
造方法であって、半導体基板の主面上にフィールド絶縁
膜を形成する工程、パターニングされた第１のホトレジ
ストをマスクとして、前記半導体基板と反対の導電型の
不純物イオンを前記半導体基板に注入し、続いて熱拡散
を行ない、前記半導体基板に第１のウエルおよび第４の
ウエルを形成する工程、パターニングされた第２のホト
レジストをマスクとして、前記半導体基板と同じ導電型
の不純物イオンを前記フィールド絶縁膜を貫通するエネ
ルギーで前記第１のウエルおよび前記半導体基板に注入
し、前記第１のウエルの内側および前記半導体基板に第
２のウエルを形成する工程、パターニングされた第３の
ホトレジストをマスクとして、前記半導体基板と反対の
導電型の不純物イオンを前記フィールド絶縁膜を貫通す
るエネルギーで前記第４のウエルに注入し、前記第４の
ウエルの内側に第３のウエルを形成する工程を有する半
導体集積回路装置の製造方法。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP7174541A JPH0927556A (ja) | 1995-07-11 | 1995-07-11 | 半導体集積回路装置およびその製造方法 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP7174541A JPH0927556A (ja) | 1995-07-11 | 1995-07-11 | 半導体集積回路装置およびその製造方法 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH0927556A true JPH0927556A (ja) | 1997-01-28 |
Family
ID=15980353
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP7174541A Pending JPH0927556A (ja) | 1995-07-11 | 1995-07-11 | 半導体集積回路装置およびその製造方法 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH0927556A (ja) |
Cited By (4)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| WO1998054762A1 (fr) * | 1997-05-30 | 1998-12-03 | Sharp Kabushiki Kaisha | Dispositif semi-conducteur et son procede d'excitation |
| KR100316019B1 (ko) * | 1998-06-29 | 2002-02-19 | 박종섭 | 반도체소자의삼중웰제조방법 |
| US6806133B2 (en) | 2002-05-16 | 2004-10-19 | Hynix Semiconductor Inc. | Method for fabricating semiconductor device with triple well structure |
| JP2006514425A (ja) * | 2002-09-29 | 2006-04-27 | アドバンスト・アナロジック・テクノロジーズ・インコーポレイテッド | モジュラーバイポーラ−ｃｍｏｓ−ｄｍｏｓアナログ集積回路およびパワートランジスタ技術 |
-
1995
- 1995-07-11 JP JP7174541A patent/JPH0927556A/ja active Pending
Cited By (5)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| WO1998054762A1 (fr) * | 1997-05-30 | 1998-12-03 | Sharp Kabushiki Kaisha | Dispositif semi-conducteur et son procede d'excitation |
| KR100316019B1 (ko) * | 1998-06-29 | 2002-02-19 | 박종섭 | 반도체소자의삼중웰제조방법 |
| US6806133B2 (en) | 2002-05-16 | 2004-10-19 | Hynix Semiconductor Inc. | Method for fabricating semiconductor device with triple well structure |
| JP2006514425A (ja) * | 2002-09-29 | 2006-04-27 | アドバンスト・アナロジック・テクノロジーズ・インコーポレイテッド | モジュラーバイポーラ−ｃｍｏｓ−ｄｍｏｓアナログ集積回路およびパワートランジスタ技術 |
| JP2010226134A (ja) * | 2002-09-29 | 2010-10-07 | Advanced Analogic Technologies Inc | 半導体デバイス、半導体基板に分離されたポケットを形成する方法、半導体構成、ｐｎｐトランジスタ、横型ｎチャネルｄｍｏｓトランジスタ、横型トレンチｄｍｏｓトランジスタ |
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