JPH0927556A - 半導体集積回路装置およびその製造方法 - Google Patents
半導体集積回路装置およびその製造方法Info
- Publication number
- JPH0927556A JPH0927556A JP7174541A JP17454195A JPH0927556A JP H0927556 A JPH0927556 A JP H0927556A JP 7174541 A JP7174541 A JP 7174541A JP 17454195 A JP17454195 A JP 17454195A JP H0927556 A JPH0927556 A JP H0927556A
- Authority
- JP
- Japan
- Prior art keywords
- well
- semiconductor substrate
- semiconductor
- conductivity type
- integrated circuit
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Pending
Links
Landscapes
- Metal-Oxide And Bipolar Metal-Oxide Semiconductor Integrated Circuits (AREA)
Abstract
(57)【要約】
【目的】 MISFETにおいて、動作速度の高速化と
ラッチアップ耐性の向上による高信頼度化を実現する。 【構成】 入出力部の3重ウエルは、p型の半導体基板
1の表面近傍で不純物濃度が最も高い深いn型ウエル6
と、半導体基板1の主面上に形成されたLOCOS酸化
膜4の直下近傍で不純物濃度が最も高い浅いp型ウエル
11によって構成されているので、半導体基板1の表面
近傍で不純物濃度が低く、半導体基板1の内部で不純物
濃度が高くなる。従って、半導体基板1の表面近傍に形
成される高濃度ソース, ドレイン領域17とウエル領域
間の寄生容量は低減され、さらに、半導体基板1の内部
の抵抗が低くなり、ラッチップ耐性が向上する。
ラッチアップ耐性の向上による高信頼度化を実現する。 【構成】 入出力部の3重ウエルは、p型の半導体基板
1の表面近傍で不純物濃度が最も高い深いn型ウエル6
と、半導体基板1の主面上に形成されたLOCOS酸化
膜4の直下近傍で不純物濃度が最も高い浅いp型ウエル
11によって構成されているので、半導体基板1の表面
近傍で不純物濃度が低く、半導体基板1の内部で不純物
濃度が高くなる。従って、半導体基板1の表面近傍に形
成される高濃度ソース, ドレイン領域17とウエル領域
間の寄生容量は低減され、さらに、半導体基板1の内部
の抵抗が低くなり、ラッチップ耐性が向上する。
Description
【0001】
【産業上の利用分野】 本発明は、半導体集積回路装置
およびその製造方法に関し、特に、MISFET(Meta
l Insulator Semiconductor Field Effect Transistor)
を有する半導体集積回路装置に適用して有効な技術に関
するものである。
およびその製造方法に関し、特に、MISFET(Meta
l Insulator Semiconductor Field Effect Transistor)
を有する半導体集積回路装置に適用して有効な技術に関
するものである。
【0002】
【従来の技術】半導体集積回路装置においては、チップ
外部の電源からチップ内部の入出力部の半導体素子に電
気信号が入力され、この電気信号を受けてチップ内部の
回路を動作させている。
外部の電源からチップ内部の入出力部の半導体素子に電
気信号が入力され、この電気信号を受けてチップ内部の
回路を動作させている。
【0003】しかしながら、チップ外部における電源電
圧の過度変動やリンキングなどの過度雑音による電圧
が、チップ内部の入出力部の半導体素子に印加される
と、この電圧が半導体基板を通して内部回路の半導体素
子に伝わり、半導体集積回路装置の誤動作を引き起こ
す。
圧の過度変動やリンキングなどの過度雑音による電圧
が、チップ内部の入出力部の半導体素子に印加される
と、この電圧が半導体基板を通して内部回路の半導体素
子に伝わり、半導体集積回路装置の誤動作を引き起こ
す。
【0004】誤動作を防止する方法としては、半導体の
ダイオード特性を利用して、入出力部の半導体素子と内
部回路の半導体素子を電気的に分離し、過度雑音が入出
力部の半導体素子から内部回路の半導体素子へ伝達する
のを防ぐ3重ウエルがある。
ダイオード特性を利用して、入出力部の半導体素子と内
部回路の半導体素子を電気的に分離し、過度雑音が入出
力部の半導体素子から内部回路の半導体素子へ伝達する
のを防ぐ3重ウエルがある。
【0005】3重ウエルは、半導体基板の表面から所定
の深さにかけて設けられた半導体基板と反対の導電型の
深いフラットウエルと、この深いフラットウエル内に形
成される深いフラットウエルとは反対の導電型の浅いフ
ラットウエルから構成される。
の深さにかけて設けられた半導体基板と反対の導電型の
深いフラットウエルと、この深いフラットウエル内に形
成される深いフラットウエルとは反対の導電型の浅いフ
ラットウエルから構成される。
【0006】以下に、フラットウエルによって構成され
るウエル領域の製造工程を示す。まず、図7に示すよう
に、p型の半導体基板1の表面に熱酸化処理によって酸
化シリコン膜20を形成する。次に、パターニングされ
たホトレジスト(図示せず)をマスクにして、半導体基
板1にリン(P)イオンを高エネルギーで注入した後、
前記ホトレジストを除去し、次いで、高温で1回目長時
間の熱拡散を行ない、半導体基板1の表面から所定の深
さにかけて、入出力部の半導体基板1に深いn型ウエル
6を形成する。
るウエル領域の製造工程を示す。まず、図7に示すよう
に、p型の半導体基板1の表面に熱酸化処理によって酸
化シリコン膜20を形成する。次に、パターニングされ
たホトレジスト(図示せず)をマスクにして、半導体基
板1にリン(P)イオンを高エネルギーで注入した後、
前記ホトレジストを除去し、次いで、高温で1回目長時
間の熱拡散を行ない、半導体基板1の表面から所定の深
さにかけて、入出力部の半導体基板1に深いn型ウエル
6を形成する。
【0007】次に、図8に示すように、窒化シリコン膜
21を半導体基板1上に堆積した後、パターニングされ
たホトレジスト7をマスクにして、窒化シリコン膜21
をエッチングし、次いで、内部回路の半導体基板1に浅
いn型フラットウエル22を形成するためのリンイオン
を注入する。
21を半導体基板1上に堆積した後、パターニングされ
たホトレジスト7をマスクにして、窒化シリコン膜21
をエッチングし、次いで、内部回路の半導体基板1に浅
いn型フラットウエル22を形成するためのリンイオン
を注入する。
【0008】次に、図9に示すように、ホトレジスト7
を除去した後、選択酸化を行ない、半導体基板1上に厚
い酸化シリコン膜23を形成する。次いで、窒化シリコ
ン膜21を除去した後、厚い酸化シリコン膜23を貫通
しないエネルギーで、内部回路の半導体基板1および入
出力部の深いn型ウエル6に、浅いp型フラットウエル
24を形成するためのボロン(B)イオンを注入する。
を除去した後、選択酸化を行ない、半導体基板1上に厚
い酸化シリコン膜23を形成する。次いで、窒化シリコ
ン膜21を除去した後、厚い酸化シリコン膜23を貫通
しないエネルギーで、内部回路の半導体基板1および入
出力部の深いn型ウエル6に、浅いp型フラットウエル
24を形成するためのボロン(B)イオンを注入する。
【0009】続いて、高温で2回目の長時間の熱拡散を
行ない、内部回路の半導体基板1に浅いn型フラットウ
エル22を、入出力部の深いn型ウエル6の内側と内部
回路の半導体基板1に浅いp型フラットウエル24を形
成して、入出力部に3重ウエル、内部回路にはp型およ
びn型2重ウエルを設ける。
行ない、内部回路の半導体基板1に浅いn型フラットウ
エル22を、入出力部の深いn型ウエル6の内側と内部
回路の半導体基板1に浅いp型フラットウエル24を形
成して、入出力部に3重ウエル、内部回路にはp型およ
びn型2重ウエルを設ける。
【0010】次に、半導体基板1の表面を洗浄して、酸
化シリコン膜20および厚い酸化シリコン膜23を除去
した後、半導体基板1の表面に酸化シリコン膜(図示せ
ず)および窒化シリコン膜(図示せず)を順次形成し、
パターンニングされたホトレジスト(図示せず)をマス
クにして、後にLOCOS(Local Oxidation of Silic
on)酸化膜4が形成される領域の窒化シリコン膜をエッ
チングする。
化シリコン膜20および厚い酸化シリコン膜23を除去
した後、半導体基板1の表面に酸化シリコン膜(図示せ
ず)および窒化シリコン膜(図示せず)を順次形成し、
パターンニングされたホトレジスト(図示せず)をマス
クにして、後にLOCOS(Local Oxidation of Silic
on)酸化膜4が形成される領域の窒化シリコン膜をエッ
チングする。
【0011】続いて、図10に示すように、後にLOC
OS酸化膜4が形成される半導体基板1の表面近傍にn
型チャネルストッパ領域9およびp型チャネルストッパ
領域12を形成するために、パターニングされたホトレ
ジスト(図示せず)をマスクにして、半導体基板1に不
純物イオンを注入する。次に、前記ホトレジストを除去
した後、選択酸化を行ない、半導体基板1の主面上にL
OCOS酸化膜4を形成する。
OS酸化膜4が形成される半導体基板1の表面近傍にn
型チャネルストッパ領域9およびp型チャネルストッパ
領域12を形成するために、パターニングされたホトレ
ジスト(図示せず)をマスクにして、半導体基板1に不
純物イオンを注入する。次に、前記ホトレジストを除去
した後、選択酸化を行ない、半導体基板1の主面上にL
OCOS酸化膜4を形成する。
【0012】なお、フラットウエルの形成方法に関して
は、特開昭56−43756号公報に記載されている。
は、特開昭56−43756号公報に記載されている。
【0013】
【発明が解決しようとする課題】しかしながら、フラッ
トウエルで形成される入出力部の3重ウエルでは、以下
の問題点があることを本発明者は見いだした。
トウエルで形成される入出力部の3重ウエルでは、以下
の問題点があることを本発明者は見いだした。
【0014】すなわち、フラットウエルで形成される3
重ウエルの不純物濃度は、図11(a)に示すように、
半導体基板の表面近傍で最も高くなる。このため、半導
体基板の表面近傍に形成される半導体素子のソース、ド
レイン領域と3重ウエル間の寄生容量が大きくなり、半
導体素子の動作速度が遅くなってしまう。
重ウエルの不純物濃度は、図11(a)に示すように、
半導体基板の表面近傍で最も高くなる。このため、半導
体基板の表面近傍に形成される半導体素子のソース、ド
レイン領域と3重ウエル間の寄生容量が大きくなり、半
導体素子の動作速度が遅くなってしまう。
【0015】さらに、寄生バイポーラによるラッチアッ
プを抑制するために、3重ウエルの不純物濃度を高くす
ると、寄生容量はウエル濃度の1/2乗に比例すること
から、半導体素子のソース、ドレイン領域と3重ウエル
間の寄生容量の増加がより顕著となる。
プを抑制するために、3重ウエルの不純物濃度を高くす
ると、寄生容量はウエル濃度の1/2乗に比例すること
から、半導体素子のソース、ドレイン領域と3重ウエル
間の寄生容量の増加がより顕著となる。
【0016】また、3重ウエルを形成するためには、深
いフラットウエルおよび浅いフラットウエルを形成する
ための2回の長時間の熱拡散工程が必要であり、さらに
チャネルストッパ領域の形成をフラットウエルの形成と
は別に行なう必要があり、製造工程が長くなるという問
題もある。
いフラットウエルおよび浅いフラットウエルを形成する
ための2回の長時間の熱拡散工程が必要であり、さらに
チャネルストッパ領域の形成をフラットウエルの形成と
は別に行なう必要があり、製造工程が長くなるという問
題もある。
【0017】本発明の目的は、MISFETのソース、
ドレイン領域とウエル領域間の寄生容量を低減すること
による動作速度の高速化と、MISFETのラッチアッ
プ耐性を向上することによる高信頼度化が可能なウエル
領域を実現することのできる技術を提供することにあ
る。
ドレイン領域とウエル領域間の寄生容量を低減すること
による動作速度の高速化と、MISFETのラッチアッ
プ耐性を向上することによる高信頼度化が可能なウエル
領域を実現することのできる技術を提供することにあ
る。
【0018】本発明の他の目的は、MISFETのウエ
ル領域およびチャネルストッパ領域の製造工程を短縮す
ることのできる技術を提供することにある。
ル領域およびチャネルストッパ領域の製造工程を短縮す
ることのできる技術を提供することにある。
【0019】本発明の前記ならびにその他の目的と新規
な特徴は、本明細書の記述および添付図面から明らかに
なるであろう。
な特徴は、本明細書の記述および添付図面から明らかに
なるであろう。
【0020】
【課題を解決するための手段】本願において開示される
発明のうち、代表的なものの概要を簡単に説明すれば、
次のとおりである。すなわち、 (1)本発明の半導体集積回路装置は、半導体基板と反
対の導電型である第1のウエルおよび前記第1のウエル
の内側に形成された第2のウエルによって構成されるウ
エル領域を有しており、第1のウエルは半導体基板の表
面近傍で不純物濃度の最も高いフラットウエル、第2の
ウエルは半導体基板の表面から所定の深さの領域で不純
物濃度の最も高いレトログレードウエルで形成されてい
る。
発明のうち、代表的なものの概要を簡単に説明すれば、
次のとおりである。すなわち、 (1)本発明の半導体集積回路装置は、半導体基板と反
対の導電型である第1のウエルおよび前記第1のウエル
の内側に形成された第2のウエルによって構成されるウ
エル領域を有しており、第1のウエルは半導体基板の表
面近傍で不純物濃度の最も高いフラットウエル、第2の
ウエルは半導体基板の表面から所定の深さの領域で不純
物濃度の最も高いレトログレードウエルで形成されてい
る。
【0021】(2)また、本発明の半導体集積回路装置
は、半導体基板と反対の導電型である第1のウエルおよ
び前記第1のウエルの内側に形成された第2のウエルに
よって構成されるウエル領域を有しており、第1のウエ
ルは半導体基板の表面で不純物濃度の最も高いフラット
ウエル、第2のウエルは半導体基板の主面上に形成され
たフィールド絶縁膜の直下近傍で不純物濃度の最も高い
レトログレードウエルで形成されている。
は、半導体基板と反対の導電型である第1のウエルおよ
び前記第1のウエルの内側に形成された第2のウエルに
よって構成されるウエル領域を有しており、第1のウエ
ルは半導体基板の表面で不純物濃度の最も高いフラット
ウエル、第2のウエルは半導体基板の主面上に形成され
たフィールド絶縁膜の直下近傍で不純物濃度の最も高い
レトログレードウエルで形成されている。
【0022】(3)また、本発明の半導体集積回路装置
の製造方法は、半導体基板の主面上にフィールド絶縁膜
を形成した後、パターニングされた第1のホトレジスト
をマスクとして、半導体基板と反対の導電型の不純物イ
オンを半導体基板に注入し、続いて熱拡散を行ない、半
導体基板に第1のウエルを形成する。次に、パターニン
グされた第2のホトレジストをマスクとして、半導体基
板と同じ導電型の不純物イオンまたは半導体基板と反対
の導電型の不純物イオンを、フィールド絶縁膜を貫通す
るエネルギーで第1のウエルへ注入し、第1のウエルの
内側に第2のウエルを形成するものである。
の製造方法は、半導体基板の主面上にフィールド絶縁膜
を形成した後、パターニングされた第1のホトレジスト
をマスクとして、半導体基板と反対の導電型の不純物イ
オンを半導体基板に注入し、続いて熱拡散を行ない、半
導体基板に第1のウエルを形成する。次に、パターニン
グされた第2のホトレジストをマスクとして、半導体基
板と同じ導電型の不純物イオンまたは半導体基板と反対
の導電型の不純物イオンを、フィールド絶縁膜を貫通す
るエネルギーで第1のウエルへ注入し、第1のウエルの
内側に第2のウエルを形成するものである。
【0023】
【作用】上記した手段によれば、図11(b)に示すよ
うに、半導体基板の表面近傍で不純物濃度が最も高く、
半導体基板と反対の導電型のフラットウエルと、半導体
基板の表面から所定の深さの領域で不純物濃度が最も高
く、半導体基板の同じ導電型のレトログレードウエルに
よって3重ウエルが構成されているので、半導体基板の
表面近傍の不純物濃度が低く、半導体基板の表面から所
定の深さの領域で不純物濃度が高いウエル領域が得られ
る。
うに、半導体基板の表面近傍で不純物濃度が最も高く、
半導体基板と反対の導電型のフラットウエルと、半導体
基板の表面から所定の深さの領域で不純物濃度が最も高
く、半導体基板の同じ導電型のレトログレードウエルに
よって3重ウエルが構成されているので、半導体基板の
表面近傍の不純物濃度が低く、半導体基板の表面から所
定の深さの領域で不純物濃度が高いウエル領域が得られ
る。
【0024】従って、3重ウエル構造のウエル領域の表
面近傍の不純物濃度は低く抑えられて、ソース、ドレイ
ン領域とウエル領域間の寄生容量が低減できる。さら
に、半導体基板の内部での不純物濃度が高くなり、ラッ
チアップ耐性を向上することができる。
面近傍の不純物濃度は低く抑えられて、ソース、ドレイ
ン領域とウエル領域間の寄生容量が低減できる。さら
に、半導体基板の内部での不純物濃度が高くなり、ラッ
チアップ耐性を向上することができる。
【0025】また、上記した手段によれば、従来の3重
ウエルでは深いフラットウエルおよび浅いフラットウエ
ルを形成するために2回必要であった熱拡散工程を、深
いフラットウエルを形成するための1回に減らすことが
できる。さらに、レトログレードウエルの形成と同時
に、フィールド絶縁膜の下方にチャネルストッパ領域が
形成されるので、チャネルストッパ領域を形成する工程
が不要となり、製造工程を短縮することができる。
ウエルでは深いフラットウエルおよび浅いフラットウエ
ルを形成するために2回必要であった熱拡散工程を、深
いフラットウエルを形成するための1回に減らすことが
できる。さらに、レトログレードウエルの形成と同時
に、フィールド絶縁膜の下方にチャネルストッパ領域が
形成されるので、チャネルストッパ領域を形成する工程
が不要となり、製造工程を短縮することができる。
【0026】
【実施例】以下、本発明の実施例を図面に基づいて詳細
に説明する。
に説明する。
【0027】なお、実施例を説明するための全図におい
て同一機能を有するものは同一の符号を付し、その繰り
返しの説明は省略する。
て同一機能を有するものは同一の符号を付し、その繰り
返しの説明は省略する。
【0028】(実施例1)図1は、本発明の一実施例に
よるCMOSFETの要部断面図を示している。入出力
部の深いn型ウエル6は半導体基板1の表面近傍で不純
物濃度が最も高いフラットウエルで形成され、入出力部
および内部回路の浅いp型ウエル11ならびに内部回路
の浅いn型ウエル8は、LOCOS酸化膜の直下近傍で
不純物濃度が最も高く、半導体基板1の表面近傍の不純
物濃度が低いレトログレードウエルで形成されている。
よるCMOSFETの要部断面図を示している。入出力
部の深いn型ウエル6は半導体基板1の表面近傍で不純
物濃度が最も高いフラットウエルで形成され、入出力部
および内部回路の浅いp型ウエル11ならびに内部回路
の浅いn型ウエル8は、LOCOS酸化膜の直下近傍で
不純物濃度が最も高く、半導体基板1の表面近傍の不純
物濃度が低いレトログレードウエルで形成されている。
【0029】さらに、浅いn型ウエル8または浅いp型
ウエル11を形成するために、不純物イオンを半導体基
板1に注入する際、LOCOS酸化膜4の下にも不純物
イオンが注入されて、n型チャネルストッパ領域9また
はp型チャネルストッパ領域12が形成されている。
ウエル11を形成するために、不純物イオンを半導体基
板1に注入する際、LOCOS酸化膜4の下にも不純物
イオンが注入されて、n型チャネルストッパ領域9また
はp型チャネルストッパ領域12が形成されている。
【0030】次に、本発明の一実施例であるCMOSF
ETの製造方法を図2〜図5を用いて説明する。
ETの製造方法を図2〜図5を用いて説明する。
【0031】まず、図2に示すように、p型の半導体基
板1の表面に熱酸化処理によって酸化シリコン膜2を形
成し、続いて、半導体基板1上に窒化シリコン膜3をC
VD(Chemical Vapor Deposition)法で堆積する。次
に、パターニングされたホトレジスト(図示せず)をマ
スクにして窒化シリコン膜3をエッチングし、ホトレジ
ストを除去した後、選択酸化により約400nmの厚さ
のLOCOS酸化膜4を半導体基板1の主面上に形成す
る。
板1の表面に熱酸化処理によって酸化シリコン膜2を形
成し、続いて、半導体基板1上に窒化シリコン膜3をC
VD(Chemical Vapor Deposition)法で堆積する。次
に、パターニングされたホトレジスト(図示せず)をマ
スクにして窒化シリコン膜3をエッチングし、ホトレジ
ストを除去した後、選択酸化により約400nmの厚さ
のLOCOS酸化膜4を半導体基板1の主面上に形成す
る。
【0032】次に、図3に示すように、窒化シリコン膜
3を除去した後、パターニングされた厚い(例えば2〜
5μm)ホトレジスト5をマスクとして、LOCOS酸
化膜4の下にも不純物が導入されるように、リンイオン
を半導体基板1に注入する。次にホトレジスト5を除去
した後に、例えば、1200℃の熱拡散を3時間行なっ
て、入出力部に半導体基板1の表面から所定の深さにか
けて深いn型ウエル6を形成する。
3を除去した後、パターニングされた厚い(例えば2〜
5μm)ホトレジスト5をマスクとして、LOCOS酸
化膜4の下にも不純物が導入されるように、リンイオン
を半導体基板1に注入する。次にホトレジスト5を除去
した後に、例えば、1200℃の熱拡散を3時間行なっ
て、入出力部に半導体基板1の表面から所定の深さにか
けて深いn型ウエル6を形成する。
【0033】次に、図4に示すように、浅いn型ウエル
8を形成するために、パターニングされた厚いホトレジ
スト7をマスクとして、LOCOS酸化膜4の直下近傍
で不純物濃度が最大となるように、例えば、エネルギー
400keV、ドーズ量1×1013/cm2 の条件でリ
ンイオンを半導体基板1に注入する。これにより、内部
回路に浅いn型ウエル8と、LOCOS酸化膜4の下に
不純物濃度の高いn型チャネルストッパ領域9を同時に
形成する。
8を形成するために、パターニングされた厚いホトレジ
スト7をマスクとして、LOCOS酸化膜4の直下近傍
で不純物濃度が最大となるように、例えば、エネルギー
400keV、ドーズ量1×1013/cm2 の条件でリ
ンイオンを半導体基板1に注入する。これにより、内部
回路に浅いn型ウエル8と、LOCOS酸化膜4の下に
不純物濃度の高いn型チャネルストッパ領域9を同時に
形成する。
【0034】次に、図5に示すように、ホトレジスト7
を除去した後、浅いp型ウエル11を形成するために、
パターニングされた厚いホトレジスト10をマスクとし
て、LOCOS酸化膜4の直下近傍で不純物濃度が最大
となるように、例えば、エネルギー200keV、ドー
ズ量1×1013/cm2 の条件でボロンイオンを深いn
型ウエル6および半導体基板1に注入する。これによ
り、入出力部と内部回路に浅いp型ウエル11と、LO
COS酸化膜4の下に不純物濃度の高いp型チャネルス
トッパ領域12を同時に形成する。
を除去した後、浅いp型ウエル11を形成するために、
パターニングされた厚いホトレジスト10をマスクとし
て、LOCOS酸化膜4の直下近傍で不純物濃度が最大
となるように、例えば、エネルギー200keV、ドー
ズ量1×1013/cm2 の条件でボロンイオンを深いn
型ウエル6および半導体基板1に注入する。これによ
り、入出力部と内部回路に浅いp型ウエル11と、LO
COS酸化膜4の下に不純物濃度の高いp型チャネルス
トッパ領域12を同時に形成する。
【0035】次に、ホトレジスト10および酸化シリコ
ン膜2を除去した後、熱酸化処理により、半導体基板1
の表面にゲート絶縁膜13を形成する。その後、従来の
製造方法に従って、ゲート電極14、低濃度ソース, ド
レイン領域15、サイドウォールスペーサ16、高濃度
ソース, ドレイン領域17、絶縁膜18および金属配線
19を形成することにより、図1に示す本実施例のCM
OSFETが完成する。
ン膜2を除去した後、熱酸化処理により、半導体基板1
の表面にゲート絶縁膜13を形成する。その後、従来の
製造方法に従って、ゲート電極14、低濃度ソース, ド
レイン領域15、サイドウォールスペーサ16、高濃度
ソース, ドレイン領域17、絶縁膜18および金属配線
19を形成することにより、図1に示す本実施例のCM
OSFETが完成する。
【0036】このように、本実施例によれば、レトログ
レードウエルによって浅いn型ウエル8および浅いp型
ウエル11を形成しているので、入出力部に形成される
3重ウエルおよび内部回路に形成される2重ウエルの表
面近傍の不純物濃度が低くなり、MOSFETのソー
ス、ドレイン領域とウエル領域間の寄生容量が低減でき
る。さらに、半導体基板1の内部での不純物濃度が高く
なり、ラッチアップ耐性を向上することができる。ま
た、n型チャネルストッパ領域9またはp型チャネルス
トッパ領域12が浅いn型ウエル8または浅いp型ウエ
ル11と同時に形成されているので、製造工程を短縮す
ることができる。
レードウエルによって浅いn型ウエル8および浅いp型
ウエル11を形成しているので、入出力部に形成される
3重ウエルおよび内部回路に形成される2重ウエルの表
面近傍の不純物濃度が低くなり、MOSFETのソー
ス、ドレイン領域とウエル領域間の寄生容量が低減でき
る。さらに、半導体基板1の内部での不純物濃度が高く
なり、ラッチアップ耐性を向上することができる。ま
た、n型チャネルストッパ領域9またはp型チャネルス
トッパ領域12が浅いn型ウエル8または浅いp型ウエ
ル11と同時に形成されているので、製造工程を短縮す
ることができる。
【0037】(実施例2)図6は、本発明の一実施例に
よるCMOSFETの要部断面図を示している。入出力
部のウエル領域(深いn型ウエル6および浅いp型ウエ
ル11)および内部回路のp型のウエル領域(浅いp型
ウエル11)の構造は前記実施例1と同じであるが、内
部回路のn型のウエル領域の構造が前記実施例1とは異
なり、フラットウエルである深いn型ウエル6とレトロ
グレードウエルである浅いn型ウエル8によって構成さ
れている。
よるCMOSFETの要部断面図を示している。入出力
部のウエル領域(深いn型ウエル6および浅いp型ウエ
ル11)および内部回路のp型のウエル領域(浅いp型
ウエル11)の構造は前記実施例1と同じであるが、内
部回路のn型のウエル領域の構造が前記実施例1とは異
なり、フラットウエルである深いn型ウエル6とレトロ
グレードウエルである浅いn型ウエル8によって構成さ
れている。
【0038】前記実施例1で入出力部に深いn型ウエル
6を形成する際に、内部回路のn型のウエル領域にもリ
ンイオンを注入して、深いn型ウエル6を形成してお
り、他の製造工程は、前記実施例1と同様に行なわれ
る。
6を形成する際に、内部回路のn型のウエル領域にもリ
ンイオンを注入して、深いn型ウエル6を形成してお
り、他の製造工程は、前記実施例1と同様に行なわれ
る。
【0039】このように、本実施例によれば、内部回路
のn型のウエル領域を、深いn型ウエル6および浅いn
型ウエル8から成る3重ウエルとすることにより、半導
体基板1の内部の不純物濃度を高くすることができて、
ラッチアップ耐性が向上する。
のn型のウエル領域を、深いn型ウエル6および浅いn
型ウエル8から成る3重ウエルとすることにより、半導
体基板1の内部の不純物濃度を高くすることができて、
ラッチアップ耐性が向上する。
【0040】以上、本発明者によってなされた発明を実
施例に基づき具体的に説明したが、本発明は前記実施例
に限定されるものではなく、その要旨を逸脱しない範囲
で種々変更可能であることはいうまでもない。
施例に基づき具体的に説明したが、本発明は前記実施例
に限定されるものではなく、その要旨を逸脱しない範囲
で種々変更可能であることはいうまでもない。
【0041】
【発明の効果】本願によって開示される発明のうち、代
表的なものによって得られる効果を簡単に説明すれば、
以下の通りである。
表的なものによって得られる効果を簡単に説明すれば、
以下の通りである。
【0042】本発明によれば、半導体基板の表面近傍の
不純物濃度が低く、半導体基板の内部の不純物濃度が高
い3重ウエル構造のウエル領域を形成することができる
ので、ソース、ドレイン領域とウエル領域間の寄生容量
の低減によるMISFETの高速化と、ラッチアップ耐
性の向上によるMISFETの高信頼度化を実現するこ
とができる。
不純物濃度が低く、半導体基板の内部の不純物濃度が高
い3重ウエル構造のウエル領域を形成することができる
ので、ソース、ドレイン領域とウエル領域間の寄生容量
の低減によるMISFETの高速化と、ラッチアップ耐
性の向上によるMISFETの高信頼度化を実現するこ
とができる。
【0043】また、本発明によれば、3重ウエル構造の
ウエル領域を形成する際の長時間の熱拡散工程を減らす
ことができ、さらに、チャネルストッパ領域を形成する
工程が不要となるので、ウエル領域およびチャネルスト
ッパ領域の製造工程を短縮することができる。
ウエル領域を形成する際の長時間の熱拡散工程を減らす
ことができ、さらに、チャネルストッパ領域を形成する
工程が不要となるので、ウエル領域およびチャネルスト
ッパ領域の製造工程を短縮することができる。
【図1】本発明の一実施例である半導体集積回路装置を
示す半導体基板の要部断面図である。
示す半導体基板の要部断面図である。
【図2】本発明の一実施例である半導体集積回路装置を
示す半導体基板の要部断面図である。
示す半導体基板の要部断面図である。
【図3】本発明の一実施例である半導体集積回路装置を
示す半導体基板の要部断面図である。
示す半導体基板の要部断面図である。
【図4】本発明の一実施例である半導体集積回路装置を
示す半導体基板の要部断面図である。
示す半導体基板の要部断面図である。
【図5】本発明の一実施例である半導体集積回路装置を
示す半導体基板の要部断面図である。
示す半導体基板の要部断面図である。
【図6】本発明の他の実施例である半導体集積回路装置
を示す半導体基板の要部断面図である。
を示す半導体基板の要部断面図である。
【図7】本発明者により検討された半導体集積回路装置
を示す半導体基板の要部断面図である。
を示す半導体基板の要部断面図である。
【図8】本発明者により検討された半導体集積回路装置
を示す半導体基板の要部断面図である。
を示す半導体基板の要部断面図である。
【図9】本発明者により検討された半導体集積回路装置
を示す半導体基板の要部断面図である。
を示す半導体基板の要部断面図である。
【図10】本発明者により検討された半導体集積回路装
置を示す半導体基板の要部断面図である。
置を示す半導体基板の要部断面図である。
【図11】フラットウエルによって形成される3重ウエ
ルとフラットウエルおよびレトログレードウエルによっ
て形成される3重ウエルの不純物濃度分布の概略図であ
る。
ルとフラットウエルおよびレトログレードウエルによっ
て形成される3重ウエルの不純物濃度分布の概略図であ
る。
【符号の説明】 1 半導体基板(p型) 2 酸化シリコン膜 3 窒化シリコン膜 4 LOCOS酸化膜 5 ホトレジスト 6 深いn型ウエル(フラットウエル) 7 ホトレジスト 8 浅いn型ウエル(レトログレードウエル) 9 n型チャネルストッパ領域 10 ホトレジスト 11 浅いp型ウエル(レトログレードウエル) 12 p型チャネルストッパ領域 13 ゲート絶縁膜 14 ゲート電極 15 低濃度ソース, ドレイン領域 16 サイドウォールスペーサ 17 高濃度ソース, ドレイン領域 18 絶縁膜 19 金属配線 20 酸化シリコン膜 21 窒化シリコン膜 22 浅いn型フラットウエル 23 厚い酸化シリコン膜 24 浅いp型フラットウエル
Claims (7)
- 【請求項1】 半導体基板と反対の導電型である第1の
ウエルおよび前記第1のウエルの内側に形成された第2
のウエルによって構成されるウエル領域を有する半導体
集積回路装置であって、前記第1のウエルは前記半導体
基板の表面近傍で不純物濃度の最も高いフラットウエ
ル、前記第2のウエルは前記半導体基板の表面から所定
の深さの領域で不純物濃度の最も高いレトログレードウ
エルであることを特徴とする半導体集積回路装置。 - 【請求項2】 隣接する半導体素子領域を絶縁するため
のフィールド絶縁膜がその主面上に形成された半導体基
板に、前記半導体基板と反対の導電型である第1のウエ
ルおよび前記第1のウエルの内側に形成された第2のウ
エルによって構成されるウエル領域を有する半導体集積
回路装置であって、前記第1のウエルは前記半導体基板
の表面近傍で不純物濃度の最も高いフラットウエル、前
記第2のウエルは前記フィールド絶縁膜の直下近傍で不
純物濃度の最も高いレトログレードウエルであることを
特徴とする半導体集積回路装置。 - 【請求項3】 請求項2記載の半導体集積回路装置の製
造方法であって、半導体基板の主面上にフィールド絶縁
膜を形成する工程、パターニングされた第1のホトレジ
ストをマスクとして、前記半導体基板と反対の導電型の
不純物イオンを前記半導体基板に注入し、続いて熱拡散
を行ない、前記半導体基板に第1のウエルを形成する工
程、パターニングされた第2のホトレジストをマスクと
して、前記半導体基板と同じ導電型の不純物イオンまた
は前記半導体基板と反対の導電型の不純物イオンを、前
記フィールド絶縁膜を貫通するエネルギーで前記第1の
ウエルに注入し、前記第1のウエルの内側に第2のウエ
ルを形成する工程を有する半導体集積回路装置の製造方
法。 - 【請求項4】 隣接する半導体素子領域を絶縁するため
のフィールド絶縁膜が形成された半導体基板に、前記半
導体基板と反対の導電型である第1のウエルおよび前記
半導体基板と同じ導電型であり、前記第1のウエルの内
側に形成された第2のウエルによって構成される第1ウ
エル領域、前記半導体基板と同じ導電型である第2のウ
エルによって構成される第2ウエル領域、ならびに前記
半導体基板と反対の導電型である第3のウエルによって
構成される第3ウエル領域を有する半導体集積回路装置
であって、前記第1のウエルは前記半導体基板の表面近
傍で不純物濃度の最も高いフラットウエル、前記第2の
ウエルおよび前記第3のウエルは前記フィールド絶縁膜
の直下近傍で不純物濃度の最も高いレトログレードウエ
ウルであることを特徴とする半導体集積回路装置。 - 【請求項5】 請求項4記載の半導体集積回路装置の製
造方法であって、半導体基板の主面上にフィールド絶縁
膜を形成する工程、パターニングされた第1のホトレジ
ストをマスクとして、前記半導体基板と反対の導電型の
不純物イオンを前記半導体基板に注入し、続いて熱拡散
を行ない、前記半導体基板に第1のウエルを形成する工
程、パターニングされた第2のホトレジストをマスクと
して、前記半導体基板と同じ導電型の不純物イオンを前
記フィールド絶縁膜を貫通するエネルギーで前記第1の
ウエルおよび前記半導体基板に注入し、前記第1のウエ
ルの内側および前記半導体基板に第2のウエルを形成す
る工程、パターニングされた第3のホトレジストをマス
クとして、前記半導体基板と反対の導電型の不純物イオ
ンを前記フィールド絶縁膜を貫通するエネルギーで前記
半導体基板に注入し、前記半導体基板に第3のウエルを
形成する工程を有する半導体集積回路装置の製造方法。 - 【請求項6】 隣接する半導体素子領域を絶縁するため
のフィールド絶縁膜が形成された半導体基板に、前記半
導体基板と反対の導電型である第1のウエルおよび前記
半導体基板と同じ導電型であり、前記第1のウエルの内
側に形成された第2のウエルによって構成される第1ウ
エル領域、前記半導体基板と同じ導電型である第2のウ
エルによって構成される第2ウエル領域、ならびに前記
半導体基板と反対の導電型である第4のウエルおよび前
記半導体基板と反対の導電型であり、前記第4のウエル
の内側に形成された第3のウエルによって構成される第
3ウエル領域を有する半導体集積回路装置であって、前
記第1のウエルおよび前記第4のウエルは前記半導体基
板の表面近傍で不純物濃度の最も高いフラットウエル、
前記第2のウエルおよび前記第3のウエルは前記フィー
ルド絶縁膜の直下近傍で不純物濃度の最も高いレトログ
レードウエルであることを特徴とする半導体集積回路装
置。 - 【請求項7】 請求項6記載の半導体集積回路装置の製
造方法であって、半導体基板の主面上にフィールド絶縁
膜を形成する工程、パターニングされた第1のホトレジ
ストをマスクとして、前記半導体基板と反対の導電型の
不純物イオンを前記半導体基板に注入し、続いて熱拡散
を行ない、前記半導体基板に第1のウエルおよび第4の
ウエルを形成する工程、パターニングされた第2のホト
レジストをマスクとして、前記半導体基板と同じ導電型
の不純物イオンを前記フィールド絶縁膜を貫通するエネ
ルギーで前記第1のウエルおよび前記半導体基板に注入
し、前記第1のウエルの内側および前記半導体基板に第
2のウエルを形成する工程、パターニングされた第3の
ホトレジストをマスクとして、前記半導体基板と反対の
導電型の不純物イオンを前記フィールド絶縁膜を貫通す
るエネルギーで前記第4のウエルに注入し、前記第4の
ウエルの内側に第3のウエルを形成する工程を有する半
導体集積回路装置の製造方法。
Priority Applications (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP7174541A JPH0927556A (ja) | 1995-07-11 | 1995-07-11 | 半導体集積回路装置およびその製造方法 |
Applications Claiming Priority (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP7174541A JPH0927556A (ja) | 1995-07-11 | 1995-07-11 | 半導体集積回路装置およびその製造方法 |
Publications (1)
Publication Number | Publication Date |
---|---|
JPH0927556A true JPH0927556A (ja) | 1997-01-28 |
Family
ID=15980353
Family Applications (1)
Application Number | Title | Priority Date | Filing Date |
---|---|---|---|
JP7174541A Pending JPH0927556A (ja) | 1995-07-11 | 1995-07-11 | 半導体集積回路装置およびその製造方法 |
Country Status (1)
Country | Link |
---|---|
JP (1) | JPH0927556A (ja) |
Cited By (4)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
WO1998054762A1 (fr) * | 1997-05-30 | 1998-12-03 | Sharp Kabushiki Kaisha | Dispositif semi-conducteur et son procede d'excitation |
KR100316019B1 (ko) * | 1998-06-29 | 2002-02-19 | 박종섭 | 반도체소자의삼중웰제조방법 |
US6806133B2 (en) | 2002-05-16 | 2004-10-19 | Hynix Semiconductor Inc. | Method for fabricating semiconductor device with triple well structure |
JP2006514425A (ja) * | 2002-09-29 | 2006-04-27 | アドバンスト・アナロジック・テクノロジーズ・インコーポレイテッド | モジュラーバイポーラ−cmos−dmosアナログ集積回路およびパワートランジスタ技術 |
-
1995
- 1995-07-11 JP JP7174541A patent/JPH0927556A/ja active Pending
Cited By (5)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
WO1998054762A1 (fr) * | 1997-05-30 | 1998-12-03 | Sharp Kabushiki Kaisha | Dispositif semi-conducteur et son procede d'excitation |
KR100316019B1 (ko) * | 1998-06-29 | 2002-02-19 | 박종섭 | 반도체소자의삼중웰제조방법 |
US6806133B2 (en) | 2002-05-16 | 2004-10-19 | Hynix Semiconductor Inc. | Method for fabricating semiconductor device with triple well structure |
JP2006514425A (ja) * | 2002-09-29 | 2006-04-27 | アドバンスト・アナロジック・テクノロジーズ・インコーポレイテッド | モジュラーバイポーラ−cmos−dmosアナログ集積回路およびパワートランジスタ技術 |
JP2010226134A (ja) * | 2002-09-29 | 2010-10-07 | Advanced Analogic Technologies Inc | 半導体デバイス、半導体基板に分離されたポケットを形成する方法、半導体構成、pnpトランジスタ、横型nチャネルdmosトランジスタ、横型トレンチdmosトランジスタ |
Similar Documents
Publication | Publication Date | Title |
---|---|---|
KR920001403B1 (ko) | 반도체집적회로장치의 제조방법 | |
US6518623B1 (en) | Semiconductor device having a buried-channel MOS structure | |
US6531356B1 (en) | Semiconductor devices and methods of manufacturing the same | |
JPH11297984A (ja) | Ldd型mosトランジスタの構造および形成方法 | |
US5191401A (en) | MOS transistor with high breakdown voltage | |
KR890004797B1 (ko) | 우물영역을 갖는 반도체기판상에 형성되는 mis형 반도체장치 | |
JPS627701B2 (ja) | ||
EP0091256B1 (en) | Cmos device | |
JPH0927556A (ja) | 半導体集積回路装置およびその製造方法 | |
JPH04264776A (ja) | 半導体装置 | |
KR100342804B1 (ko) | 반도체 장치 및 그 제조 방법 | |
EP0386779B1 (en) | MOS field-effect transistor having a high breakdown voltage | |
JPH08316335A (ja) | 半導体装置およびその製造方法 | |
JPH06132489A (ja) | Mos型トランジスタおよびこれを利用した集積回路、ならびにmos型トランジスタの製造方法 | |
JP3017838B2 (ja) | 半導体装置およびその製造方法 | |
JPH0481336B2 (ja) | ||
JPH0618200B2 (ja) | ラテラルトランジスタ半導体装置の製造方法 | |
JPH09246478A (ja) | 半導体集積回路装置およびその製造方法 | |
JPH067596B2 (ja) | 半導体装置の製造方法 | |
JPH07254645A (ja) | 半導体装置の製造方法 | |
KR930001562B1 (ko) | 반도체 집적 회로장치의 제조방법 | |
JPS6156448A (ja) | 相補型半導体装置の製造方法 | |
JPH0637281A (ja) | 半導体記憶装置およびその製造方法 | |
JPH0629472A (ja) | 半導体装置およびその製造方法 | |
JP2002343884A (ja) | 半導体装置およびその製造方法 |