JPH0363848B2 - - Google Patents
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- JPH0363848B2 JPH0363848B2 JP58209302A JP20930283A JPH0363848B2 JP H0363848 B2 JPH0363848 B2 JP H0363848B2 JP 58209302 A JP58209302 A JP 58209302A JP 20930283 A JP20930283 A JP 20930283A JP H0363848 B2 JPH0363848 B2 JP H0363848B2
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- transistor
- switch
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- phase
- input terminal
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- 239000003990 capacitor Substances 0.000 description 30
- 230000003321 amplification Effects 0.000 description 14
- 238000003199 nucleic acid amplification method Methods 0.000 description 14
- 238000010586 diagram Methods 0.000 description 7
- 238000005516 engineering process Methods 0.000 description 3
- 238000004519 manufacturing process Methods 0.000 description 2
- 229910052594 sapphire Inorganic materials 0.000 description 1
- 239000010980 sapphire Substances 0.000 description 1
- 229910052710 silicon Inorganic materials 0.000 description 1
- 239000010703 silicon Substances 0.000 description 1
Classifications
-
- H—ELECTRICITY
- H03—ELECTRONIC CIRCUITRY
- H03F—AMPLIFIERS
- H03F3/00—Amplifiers with only discharge tubes or only semiconductor devices as amplifying elements
- H03F3/20—Power amplifiers, e.g. Class B amplifiers, Class C amplifiers
- H03F3/21—Power amplifiers, e.g. Class B amplifiers, Class C amplifiers with semiconductor devices only
- H03F3/217—Class D power amplifiers; Switching amplifiers
- H03F3/2171—Class D power amplifiers; Switching amplifiers with field-effect devices
Landscapes
- Engineering & Computer Science (AREA)
- Power Engineering (AREA)
- Amplifiers (AREA)
- Filters That Use Time-Delay Elements (AREA)
Description
【発明の詳細な説明】
(1) 発明の属する技術分野の説明
この発明は、演算増幅器に関する。
(2) 従来技術の説明
従来、スイツチド・キヤパシタ・フイルム、電
荷平衡形Ａ／Ｄ変換器等のMOSアナログ回路に
おいては、演算増幅器の出力端子にキヤパシタを
接続することが多い。このような容量性負荷に対
して高電圧利得及び広い周波数帯域幅が得られ、
位相補償用キヤパシタの必要がなく、かつ消費電
力が少ないという特徴をもつ回路方式としてトラ
ンスコンダクタンス形演算増幅器が、例えば、エ
レクトロニクスレター（ELECTRONICS
LETTERS）Vol.17No.４ 19thFed.1981，ア．
160−162に記載されたＦ・Krunmeacherの論文
「HIGH VOLTAG GMOS OTA FOR
MICROPOWER SC FILTERS」に詳しく記述
されている。
荷平衡形Ａ／Ｄ変換器等のMOSアナログ回路に
おいては、演算増幅器の出力端子にキヤパシタを
接続することが多い。このような容量性負荷に対
して高電圧利得及び広い周波数帯域幅が得られ、
位相補償用キヤパシタの必要がなく、かつ消費電
力が少ないという特徴をもつ回路方式としてトラ
ンスコンダクタンス形演算増幅器が、例えば、エ
レクトロニクスレター（ELECTRONICS
LETTERS）Vol.17No.４ 19thFed.1981，ア．
160−162に記載されたＦ・Krunmeacherの論文
「HIGH VOLTAG GMOS OTA FOR
MICROPOWER SC FILTERS」に詳しく記述
されている。
一方、MOSアナログ回路では、演算増幅器は
非反転入力端子が常に接地されるかもしくは電圧
源に接続され、信号が反転入力端子のみから入力
された状態で使用されることが多い。
非反転入力端子が常に接地されるかもしくは電圧
源に接続され、信号が反転入力端子のみから入力
された状態で使用されることが多い。
ところで、高い周波数の信号をMOSアナログ
回路で処理するとき、高電圧利得及び広周波数帯
域幅を持ち、かつ消費電力の少ない演算増幅器を
実現することが要請されている。
回路で処理するとき、高電圧利得及び広周波数帯
域幅を持ち、かつ消費電力の少ない演算増幅器を
実現することが要請されている。
このような状況の下で特開昭58−123213号公報
に記載された演算増幅器では、演算増幅器の初段
に従来から設けられていた差動増幅段の替わり
に、サンプル値技術を応用した入力回路を用いて
広周波数帯域化が図られている。ここでは、２個
のキヤパシタと４個のスイツチで構成されるサン
プル値回路を用いている。すなわち、第１図に示
すように構成されている。第１図において、Q1，
Q2，Q5，Q6はＰチヤネルトランジスタ、Q3，
Q4，Q7，Q8はＮチヤネルトランジスタ、C1，C2
はキヤパシタ、S1，S2，S3，S4はＰチヤネルトラ
ンジスタとＮチヤネルトランジスタの両方もしく
はいずれか一方で構成されるスイツチ、Iφは定
電流源である。これらの素子はパルクCMOS製
造技術もしくはシリコン・オン・サフアイア
（Silicon on Sapphire）CMOS製造技術により
IC化して得られるものである。
に記載された演算増幅器では、演算増幅器の初段
に従来から設けられていた差動増幅段の替わり
に、サンプル値技術を応用した入力回路を用いて
広周波数帯域化が図られている。ここでは、２個
のキヤパシタと４個のスイツチで構成されるサン
プル値回路を用いている。すなわち、第１図に示
すように構成されている。第１図において、Q1，
Q2，Q5，Q6はＰチヤネルトランジスタ、Q3，
Q4，Q7，Q8はＮチヤネルトランジスタ、C1，C2
はキヤパシタ、S1，S2，S3，S4はＰチヤネルトラ
ンジスタとＮチヤネルトランジスタの両方もしく
はいずれか一方で構成されるスイツチ、Iφは定
電流源である。これらの素子はパルクCMOS製
造技術もしくはシリコン・オン・サフアイア
（Silicon on Sapphire）CMOS製造技術により
IC化して得られるものである。
トランジスタQ1，Q2，Q3，Q4はCMＳ出力
増幅段を構成し、トランジスタQ5，Q6，Q7，Q8
は前記CMＳ出力段に適当なバイアス電圧を供
給するためのバイアス回路を構成している。トラ
ンジスタQ1のソースが正の電源線N6に接続され、
トランジスタQ1のドレインとトランジスタQ2の
ソースが接続され、出力端子N8にトランジスタ
Q2のドレインとトランジスタQ3のドレインが接
続され、トランジスタQ3のソースとトランジス
タQ4のドレインが接続され、トランジスタQ4の
ソースが負の電源線N7に接続され、トランジス
タQ5のソースが正の電源線N6に接続され、トラ
ンジスタQ5のゲート及びドレインがトランジス
タQ6のソースに接続され、トランジスタQ6のゲ
ート及びドレインが定電流源Iφの一端に接続さ
れ、トランジスタQ8のソースが負の電源線N7に
接続され、トランジスタQ8のゲート及びドレイ
ンがトランジスタQ7のソースに接続され、トラ
ンジスタQ7のゲート及びドレインが前記定電流
源Iφの他端に接続され、ノードN4にトランジス
タQ5のゲートがスイツチS3を介して接続され、
同じくN4にトランジスタQ1のゲートが接続され、
ノードN5にトランジスタQ8のゲートがスイツチ
S4を介して接続され、同じくノードN5にトラン
ジスタQ4のゲートが接続され、ノードN3にキヤ
パシタC1を介してノードN4が接続され、同じく
ノードN3にキヤパシタC2を介してノードN5が接
続され、同じくノードN3にスイツチS1を介して
反転入力端子N1が接続され、同じくN3にスイツ
チS2を介して非反転入力端子N2が接続されてい
る。
増幅段を構成し、トランジスタQ5，Q6，Q7，Q8
は前記CMＳ出力段に適当なバイアス電圧を供
給するためのバイアス回路を構成している。トラ
ンジスタQ1のソースが正の電源線N6に接続され、
トランジスタQ1のドレインとトランジスタQ2の
ソースが接続され、出力端子N8にトランジスタ
Q2のドレインとトランジスタQ3のドレインが接
続され、トランジスタQ3のソースとトランジス
タQ4のドレインが接続され、トランジスタQ4の
ソースが負の電源線N7に接続され、トランジス
タQ5のソースが正の電源線N6に接続され、トラ
ンジスタQ5のゲート及びドレインがトランジス
タQ6のソースに接続され、トランジスタQ6のゲ
ート及びドレインが定電流源Iφの一端に接続さ
れ、トランジスタQ8のソースが負の電源線N7に
接続され、トランジスタQ8のゲート及びドレイ
ンがトランジスタQ7のソースに接続され、トラ
ンジスタQ7のゲート及びドレインが前記定電流
源Iφの他端に接続され、ノードN4にトランジス
タQ5のゲートがスイツチS3を介して接続され、
同じくN4にトランジスタQ1のゲートが接続され、
ノードN5にトランジスタQ8のゲートがスイツチ
S4を介して接続され、同じくノードN5にトラン
ジスタQ4のゲートが接続され、ノードN3にキヤ
パシタC1を介してノードN4が接続され、同じく
ノードN3にキヤパシタC2を介してノードN5が接
続され、同じくノードN3にスイツチS1を介して
反転入力端子N1が接続され、同じくN3にスイツ
チS2を介して非反転入力端子N2が接続されてい
る。
第１図でトランジスタQ5とトランジスタQ1，
トランジスタQ6とトランジスタQ2、トランジス
タQ7とトランジスタQ3，及びトランジスタQ8と
トランジスタQ4は、チヤネル幅の比については
それぞれ１：Ｋであり、その他のトランジスタ・
パラメータについてそれぞれ等しい。定電流源
Iφはある一定の直流電流値Ｉを流している。第
１図においてスイツチS2，S3，S4はクロツク信号
φ１によつて、スイツチS1はクロツク信号φ２に
よつて交互にONし、クロツク信号φ１，φ２は
いずれもデユーテイイクルが50％であつて互いに
逆相になつている。第２図はクロツク信号φ１，
φ２を示している。
トランジスタQ6とトランジスタQ2、トランジス
タQ7とトランジスタQ3，及びトランジスタQ8と
トランジスタQ4は、チヤネル幅の比については
それぞれ１：Ｋであり、その他のトランジスタ・
パラメータについてそれぞれ等しい。定電流源
Iφはある一定の直流電流値Ｉを流している。第
１図においてスイツチS2，S3，S4はクロツク信号
φ１によつて、スイツチS1はクロツク信号φ２に
よつて交互にONし、クロツク信号φ１，φ２は
いずれもデユーテイイクルが50％であつて互いに
逆相になつている。第２図はクロツク信号φ１，
φ２を示している。
では、第１図の回路において、非反転入力端子
N2がある定電圧電源に接続されていて電位が固
定されており、反転入力端子N1には入力信号が
加えられているとして、動作を説明する。クロツ
ク信号φ１がONであり、クロツク信号φ２が
OFFである時間には、トランジスタQ5，Q6，
R7，Q8とトランジスタQ1，Q2，Q3，Q4はカレン
トミラー回路を構成してそれぞれ電流値Ｉと電流
値KIの電流を流し、バイアス回路のトランジス
タQ5，Q6とトランジスタQ7，Q8が平衡状態にあ
ると同様に、増幅段のトランジスタQ1，Q2とト
ランジスタQ3，Q4も平衡状態にあるので、ノー
ドN8の電位（N8）は正の電源線N6の電位＋
VDDと負の電源線N7の電位−VDDのほぼ中間と
なる。このとき、キヤパシタC1はノードN4の電
位Ｖ（N4）と非反転入力端子の電位Ｖ（N2）との
差Ｖ（N4）−Ｖ（N2）で充電され、キヤパシタC2
は非反転入力端子の電位Ｖ（N2）とノードN3の
電位Ｖ（N5）の差Ｖ（N2）−Ｖ（N5）で充電され
る。次に、クロツク信号φ１がOFFであり、ク
ロツク信号φ２がONである時間には、キヤパシ
タC1及びキヤパシタC2がそれぞれ前記充電電圧
を保持した状態にあり、逆相入力端子電位Ｖ
（N1）がそれぞれのキヤパシタによりシフトされ
てノードN4の電位V*（N4）はＶ（N1）−Ｖ（N2）＋
Ｖ（N4）となり、ノードN5の電位V*（N5）はＶ
（N1）−Ｖ（N2）＋Ｖ（N5）となり、ノードN4及び
ノードN5の電位の変化分Ｖ（N1）−Ｖ（N2）が増
幅段のトランジスタQ1，Q2，Q3，Q4で増幅され
てノードN8から出力される。
N2がある定電圧電源に接続されていて電位が固
定されており、反転入力端子N1には入力信号が
加えられているとして、動作を説明する。クロツ
ク信号φ１がONであり、クロツク信号φ２が
OFFである時間には、トランジスタQ5，Q6，
R7，Q8とトランジスタQ1，Q2，Q3，Q4はカレン
トミラー回路を構成してそれぞれ電流値Ｉと電流
値KIの電流を流し、バイアス回路のトランジス
タQ5，Q6とトランジスタQ7，Q8が平衡状態にあ
ると同様に、増幅段のトランジスタQ1，Q2とト
ランジスタQ3，Q4も平衡状態にあるので、ノー
ドN8の電位（N8）は正の電源線N6の電位＋
VDDと負の電源線N7の電位−VDDのほぼ中間と
なる。このとき、キヤパシタC1はノードN4の電
位Ｖ（N4）と非反転入力端子の電位Ｖ（N2）との
差Ｖ（N4）−Ｖ（N2）で充電され、キヤパシタC2
は非反転入力端子の電位Ｖ（N2）とノードN3の
電位Ｖ（N5）の差Ｖ（N2）−Ｖ（N5）で充電され
る。次に、クロツク信号φ１がOFFであり、ク
ロツク信号φ２がONである時間には、キヤパシ
タC1及びキヤパシタC2がそれぞれ前記充電電圧
を保持した状態にあり、逆相入力端子電位Ｖ
（N1）がそれぞれのキヤパシタによりシフトされ
てノードN4の電位V*（N4）はＶ（N1）−Ｖ（N2）＋
Ｖ（N4）となり、ノードN5の電位V*（N5）はＶ
（N1）−Ｖ（N2）＋Ｖ（N5）となり、ノードN4及び
ノードN5の電位の変化分Ｖ（N1）−Ｖ（N2）が増
幅段のトランジスタQ1，Q2，Q3，Q4で増幅され
てノードN8から出力される。
クロツク信号φ１，φ２はキヤパシタC1，C2
の充電電圧がスイツチのもれ電流等で変化しない
十分短い周期で繰り返される。第３図は以上で説
明した第１図の回路動作を非反転入力端子が接地
されている場合について表わしている。反転入力
端子電位Ｖ（N1）がノードN4，N5へ電圧シフト
され、それぞれQ1，Q4のゲートに加えられ、増
幅が行われる。
の充電電圧がスイツチのもれ電流等で変化しない
十分短い周期で繰り返される。第３図は以上で説
明した第１図の回路動作を非反転入力端子が接地
されている場合について表わしている。反転入力
端子電位Ｖ（N1）がノードN4，N5へ電圧シフト
され、それぞれQ1，Q4のゲートに加えられ、増
幅が行われる。
しかしながら、第３図で明らかなように、この
増幅器は反転入力端子に印加される入力電圧を増
幅する期間がクロツク信号の半周期の間のみであ
る。一方、前述のスイツチド・キヤパシタ・フイ
ルタ等の用途において、演算増幅器はクロツク信
号の全周期の間増幅動作することを要請されるこ
とが多くなつてきている。
増幅器は反転入力端子に印加される入力電圧を増
幅する期間がクロツク信号の半周期の間のみであ
る。一方、前述のスイツチド・キヤパシタ・フイ
ルタ等の用途において、演算増幅器はクロツク信
号の全周期の間増幅動作することを要請されるこ
とが多くなつてきている。
(3) 発明の目的
本発明の目的は、クロツク信号の全周期に渡つ
て増幅動作可能な演算増幅器を提供するものであ
る。
て増幅動作可能な演算増幅器を提供するものであ
る。
(4) 発明の構成
本発明は新たに２つのキヤパシタ、及びスイツ
チを追加し、従来からあつたキヤパシタと新たに
設けたキヤパシタを半周期毎に交互に切り換える
ようにしたことを特徴とするものである。
チを追加し、従来からあつたキヤパシタと新たに
設けたキヤパシタを半周期毎に交互に切り換える
ようにしたことを特徴とするものである。
(5) 発明の実施例の説明
以下に本発明の実施例について図面を参照して
説明する。
説明する。
第４図は一実施例でありQ11，Q12，Q15，Q16
はPchMOSトランジスタであり、Q13，Q14，
Q17，Q18はNchMOSトランジスタであり、S1，
−，12はアナログスイツチであり、C1，−，4はキヤ
パシタであり、I1は定電流源であり、N11は反転
入力端子であり、N12は非反転入力端子であり、
N20は正の電源線であり、N21は負の電源線であ
り、N19は出力端子であり、N13，N14，N15，
N16，N17，N18はそれぞれ信号端子である。
はPchMOSトランジスタであり、Q13，Q14，
Q17，Q18はNchMOSトランジスタであり、S1，
−，12はアナログスイツチであり、C1，−，4はキヤ
パシタであり、I1は定電流源であり、N11は反転
入力端子であり、N12は非反転入力端子であり、
N20は正の電源線であり、N21は負の電源線であ
り、N19は出力端子であり、N13，N14，N15，
N16，N17，N18はそれぞれ信号端子である。
トランジスタQ11，Q12，Q13，Q14は出力増幅
段を構成し、トランジスタQ15，Q16，Q17，Q18
及び定電流源11は前記出力増幅段に適切なバイア
ス電圧を供給するためのバイアス電圧発生回路で
ある。スイツチS11，S12，S13，S14，S15，S16及
びキヤパシタC1，C2は入力電圧に適切なバイア
ス電圧を重ねて出力増幅段に供給する第一の差動
回路を構成し、スイツチS17，S18，S19，S20，
S21，S22及びキヤパシタC3，C4は入力電圧に適切
なバイアス電圧を重ねて出力増幅段に供給する第
２の差動回路を構成している。出力増幅段におい
てトランジスタQ11のソースは正の電源線N20に
接続され、トランジスタQ11のドレインはトラン
ジスタQ12のソースと接続され、トランジスタ
Q12のドレインは出力端子N19に接続され、トラ
ンジスタQ14のソース負の電源線N21に接続され、
トランジスタQ14のドレインはトランジスタQ13
のソースに接続され、トランジスタQ13のドレイ
ンは出力端子N19に接続されている。バイアス電
圧発生回路においてトランジスタQ18のソースは
正の電源線N20に接続され、トランジスタQ15の
ドレイン及びゲートはトランジスタQ16のソース
に接続され、トランジスタQ16のドレイン及びゲ
ートは定電流源I1の一方並びにトランジスタQ12
のゲートに接続され、トランジスタQ18のソース
は負の電源線N21に接続され、トランジスタQ18
のドレイン及びゲートはトランジスタQ17のソー
スに接続され、トランジスタQ17のドレイン及び
ゲート定電流源I1の他方並びにトランジスタQ13
のゲートに接続されている。
段を構成し、トランジスタQ15，Q16，Q17，Q18
及び定電流源11は前記出力増幅段に適切なバイア
ス電圧を供給するためのバイアス電圧発生回路で
ある。スイツチS11，S12，S13，S14，S15，S16及
びキヤパシタC1，C2は入力電圧に適切なバイア
ス電圧を重ねて出力増幅段に供給する第一の差動
回路を構成し、スイツチS17，S18，S19，S20，
S21，S22及びキヤパシタC3，C4は入力電圧に適切
なバイアス電圧を重ねて出力増幅段に供給する第
２の差動回路を構成している。出力増幅段におい
てトランジスタQ11のソースは正の電源線N20に
接続され、トランジスタQ11のドレインはトラン
ジスタQ12のソースと接続され、トランジスタ
Q12のドレインは出力端子N19に接続され、トラ
ンジスタQ14のソース負の電源線N21に接続され、
トランジスタQ14のドレインはトランジスタQ13
のソースに接続され、トランジスタQ13のドレイ
ンは出力端子N19に接続されている。バイアス電
圧発生回路においてトランジスタQ18のソースは
正の電源線N20に接続され、トランジスタQ15の
ドレイン及びゲートはトランジスタQ16のソース
に接続され、トランジスタQ16のドレイン及びゲ
ートは定電流源I1の一方並びにトランジスタQ12
のゲートに接続され、トランジスタQ18のソース
は負の電源線N21に接続され、トランジスタQ18
のドレイン及びゲートはトランジスタQ17のソー
スに接続され、トランジスタQ17のドレイン及び
ゲート定電流源I1の他方並びにトランジスタQ13
のゲートに接続されている。
第１の差動回路において、ノードN13は、スイ
ツチS11を介して反転入力端子N11へ、スイツチ
S12を介して非反転入力端子N12へ、キヤパシタ
C1を介してノードN15へ、キヤパシタC2を介して
N14へそれぞれ接続されており、ノードN14は、
スイツチS13を介してトランジスタQ18のドレイン
及びゲートへ、スイツチS14を介してトランジス
タQ14のゲートへそれぞれ接続され、ノードN15
は、スイツチS15を介してトランジスタQ15のドレ
イン及びゲートへ、スイツチS16を介してトラン
ジスタQ11のゲートへそれぞれ接続されている。
ツチS11を介して反転入力端子N11へ、スイツチ
S12を介して非反転入力端子N12へ、キヤパシタ
C1を介してノードN15へ、キヤパシタC2を介して
N14へそれぞれ接続されており、ノードN14は、
スイツチS13を介してトランジスタQ18のドレイン
及びゲートへ、スイツチS14を介してトランジス
タQ14のゲートへそれぞれ接続され、ノードN15
は、スイツチS15を介してトランジスタQ15のドレ
イン及びゲートへ、スイツチS16を介してトラン
ジスタQ11のゲートへそれぞれ接続されている。
第２の差動回路においてノードN16はスイツチ
S17G介して反転入力端子N11へ、スイツチS18を
介してノードN12へ、キヤパシタC3を介してノー
ドN18へ、キヤパシタC4を介してN17へそれぞれ
接続され、ノードN17は、スイツチS19を介して
トランジスタQ18のドレイン及びゲートへ、スイ
ツチS20を介してトランジスタQ14のゲートへそれ
ぞれ接続されており、ノードN18は、スイツチ
S21を介してトランジスタQ15のドレイン及びゲー
トへ、スイツチS22を介してトランジスタQ11のゲ
ートへそれぞれ接続されている。スイツチS12，
S13，S15，S17，S20，S22はクロツク信号φ１に従
つてON・OFFされ、スイツチS11，S14，S16，
S18，S19，S21はクロツク信号φ２に従つてON・
OFFされる。クロツク信号φ１，φ２は第５図
に示すような互いに重なることのない方形波であ
る。
S17G介して反転入力端子N11へ、スイツチS18を
介してノードN12へ、キヤパシタC3を介してノー
ドN18へ、キヤパシタC4を介してN17へそれぞれ
接続され、ノードN17は、スイツチS19を介して
トランジスタQ18のドレイン及びゲートへ、スイ
ツチS20を介してトランジスタQ14のゲートへそれ
ぞれ接続されており、ノードN18は、スイツチ
S21を介してトランジスタQ15のドレイン及びゲー
トへ、スイツチS22を介してトランジスタQ11のゲ
ートへそれぞれ接続されている。スイツチS12，
S13，S15，S17，S20，S22はクロツク信号φ１に従
つてON・OFFされ、スイツチS11，S14，S16，
S18，S19，S21はクロツク信号φ２に従つてON・
OFFされる。クロツク信号φ１，φ２は第５図
に示すような互いに重なることのない方形波であ
る。
次に第４図の実施例の動作を説明する。非反転
入力端子N12は正の電源線N20の電位と負の電源
線N21の電位とのほぼ中間の電位を持つグランド
に接続されているとする。
入力端子N12は正の電源線N20の電位と負の電源
線N21の電位とのほぼ中間の電位を持つグランド
に接続されているとする。
先ず、クロツク信号φ１がONの期間に、第１
の差動回路ではキヤパシタC1はスイツチS15，S12
を介してトランジスタQ15のドレインと非反転入
力端子N12との間に生じる適切なバイアス電圧で
充電され、キヤパシタC2はスイツチS13，S12を介
してトランジスタQ18のドレインと非反転入力端
子N12との間に生じる適切なバイアス電圧で充電
され、第２の差動回路では反転入力端子N11に印
加された入力電圧がスイツチS17、適切なバイア
ス電圧で充電されたC3、及びスイツチS22を介し
てトランジスタQ11のゲートへ、また同時にスイ
ツチS17、適切なバイアス電圧で充電されたC4、
及びスイツチS20を介してトランジスタQ14のゲー
トへそれぞれ伝達される。トランジスタQ11，
Q14のゲートに伝達された入力電圧は出力増幅で
増幅され、出力端子N19に出力される。
の差動回路ではキヤパシタC1はスイツチS15，S12
を介してトランジスタQ15のドレインと非反転入
力端子N12との間に生じる適切なバイアス電圧で
充電され、キヤパシタC2はスイツチS13，S12を介
してトランジスタQ18のドレインと非反転入力端
子N12との間に生じる適切なバイアス電圧で充電
され、第２の差動回路では反転入力端子N11に印
加された入力電圧がスイツチS17、適切なバイア
ス電圧で充電されたC3、及びスイツチS22を介し
てトランジスタQ11のゲートへ、また同時にスイ
ツチS17、適切なバイアス電圧で充電されたC4、
及びスイツチS20を介してトランジスタQ14のゲー
トへそれぞれ伝達される。トランジスタQ11，
Q14のゲートに伝達された入力電圧は出力増幅で
増幅され、出力端子N19に出力される。
次にクロツク信号φ２がONの期間に、第１の
差動回路では反転入力端子N11に印加された入力
電圧が、スイツチS11、適切なバイアス電圧で充
電されたキヤパシタC1、及びスイツチS16を介し
てトランジスタQ11のゲートへ、また同時にスイ
ツチS11、適切なバイアス電圧で充電されたC2、
及びスイツチS14を介してトランジスタQ14のゲー
トへそれぞれ伝達される。
差動回路では反転入力端子N11に印加された入力
電圧が、スイツチS11、適切なバイアス電圧で充
電されたキヤパシタC1、及びスイツチS16を介し
てトランジスタQ11のゲートへ、また同時にスイ
ツチS11、適切なバイアス電圧で充電されたC2、
及びスイツチS14を介してトランジスタQ14のゲー
トへそれぞれ伝達される。
第２の差動回路ではキヤパシタC3が、スイツ
チS21，S18を介してトランジスタQ15のドレイン
と非反転入力端子N12との間に生じる適切なバイ
アス電圧で充電され、キヤパシタC4がスイツチ
S19，S18を介してトランジスタQ18のドレインと
非反転入力端子N12との間に生じる適切なバイア
ス電圧で充電される。トランジスタQ11，Q14の
ゲートに伝達された入力電圧は、クロツク信号φ
１がONの期間と同様に、出力増幅段で増幅さ
れ、出力端子N19に出力される。
チS21，S18を介してトランジスタQ15のドレイン
と非反転入力端子N12との間に生じる適切なバイ
アス電圧で充電され、キヤパシタC4がスイツチ
S19，S18を介してトランジスタQ18のドレインと
非反転入力端子N12との間に生じる適切なバイア
ス電圧で充電される。トランジスタQ11，Q14の
ゲートに伝達された入力電圧は、クロツク信号φ
１がONの期間と同様に、出力増幅段で増幅さ
れ、出力端子N19に出力される。
第６図は、第４図に示した実施例において、反
転入力端子N11に正弦波を入力した場合の各端子
電位の変化を示した図である。第６図においてＶ
（N11）は反転入力端子N11の電位であり、Ｖ
（N19）は出力端子N19の電位である。反転入力端
子N11に印加される入力電圧は、クロツク信号φ
１がONの期間には第２の差動回路を介して、ク
ロツク信号φ２がONの期間には第１の差動回路
を介してそれぞれ出力増幅段に供給されるので、
本発明による演算増幅器は全周期に渡つて増幅動
作を行うことができる。
転入力端子N11に正弦波を入力した場合の各端子
電位の変化を示した図である。第６図においてＶ
（N11）は反転入力端子N11の電位であり、Ｖ
（N19）は出力端子N19の電位である。反転入力端
子N11に印加される入力電圧は、クロツク信号φ
１がONの期間には第２の差動回路を介して、ク
ロツク信号φ２がONの期間には第１の差動回路
を介してそれぞれ出力増幅段に供給されるので、
本発明による演算増幅器は全周期に渡つて増幅動
作を行うことができる。
(6) 発明の効果
本発明は以上説明したように従来、クロツク信
号の半周期のみ増幅動作が可能であつた広周波数
帯域演算増幅器をクロツク信号全周期に渡つて増
幅動作可能にすることができ、その用途を大きく
拡大することができる。
号の半周期のみ増幅動作が可能であつた広周波数
帯域演算増幅器をクロツク信号全周期に渡つて増
幅動作可能にすることができ、その用途を大きく
拡大することができる。
第１図は従来の演算増幅器の回路図、第２図は
そのクロツク波形図、第３図はその動作波形図、
第４図は本発明の一実施例の回路図、第５図はそ
のクロツク波形図、第６図はその動作波形図であ
る。 Q11〜Q18……トランジスタ、C1〜C4……キヤ
パシタ、S11〜S22……スイツチ。
そのクロツク波形図、第３図はその動作波形図、
第４図は本発明の一実施例の回路図、第５図はそ
のクロツク波形図、第６図はその動作波形図であ
る。 Q11〜Q18……トランジスタ、C1〜C4……キヤ
パシタ、S11〜S22……スイツチ。
Claims (1)
- １ 第１の電源電圧を供給する第１の電源ライン
と、第２の電源電圧を供給する第２の電源ライン
と、該第１の電源ラインと第２の電源ライン間に
ソース・ドレイン間が直列に接続されて第１の直
列接続を形成する第１乃至第４のトランジスタ
と、該第１の電源ラインに一端が接続された第２
の直列接続を形成するようにソース・ドレイン間
が直列に接続されるとともに各ゲート・ドレイン
間が短絡された第５乃至第６のトランジスタと、
該第２の電源ラインに一端が接続された第３の直
列接続を形成するようにソース・ドレイン間が直
列に接続されるとともに各ゲート・ドレイン間が
短絡された第７乃至第８のトランジスタと、前記
第２および第３の直列接続の各他端の間に接続さ
れた定電流源と、前記第２および第６のトランジ
スタのゲート同士を接続する手段と、前記第３お
よび第７のトランジスタのゲート同士を接続する
手段と、反転入力端子と、非反転入力端子と、前
記第２のトランジスタと前記第３のトランジスタ
との接続部分に接続された出力端子と、前記第１
のトランジスタのゲートに一端が接続されて第１
の位相で閉じる第１のスイツチと、該第１のスイ
ツチの他端と前記第５のスイツチのゲートとの間
に接続されて前記第１の位相とは重ならない第２
の位相で閉じる第２のスイツチと、前記非反転入
力端子に一端が接続されて前記第２の位相で閉じ
る第３のスイツチと、前記第３のスイツチの他端
と前記反転入力端子との間に接続されて前記第１
の位相で閉じる第４のスイツチと、前記第１およ
び第２のスイツチの接続点と前記第３および第４
のスイツチの接続点間に接続された第１の容量素
子と、前記第４のトランジスタのゲートに一端が
接続されて前記第１の位相で閉じる第５のスイツ
チと、該第５のスイツチの他端と前記第８のトラ
ンジスタのゲートとの間に接続されて前記第２の
位相で閉じる第６のスイツチと、前記第３および
第４のスイツチの接続点と前記第５および第６の
スイツチの接続点間に接続された第２の容量素子
と、前記第１のトランジスタのゲートに一端が接
続されて前記第２の位相で閉じる第７のスイツチ
と、該第７のスイツチの他端と前記第５のトラン
ジスタのゲートとの間に接続されて前記第１の位
相で閉じる第８のスイツチと、前記非反転入力端
子に一端が接続されて前記第１の位相で閉じる第
９のスイツチと、該第９のスイツチの他端と前記
反転入力端子との間に接続された第10のスイツチ
と、前記第７および第８のスイツチの接続点と前
記第９および第10のスイツチの接続点間に接続さ
れた第３の容量素子と、前記第４のトランジスタ
のゲートに一端が接続されて前記第２の位相で閉
じる第11のスイツチと、該第11のスイツチの他端
と前記第８のトランジスタのゲートとの間に接続
されて前記第１の位相で閉じる第12のスイツチ
と、前記第９および第10のスイツチの接続点と前
記第11および第12のスイツチの接続点間に接続さ
れた第４の容量素子とを有することを特徴とする
演算増幅器。
Priority Applications (2)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP58209302A JPS60100807A (ja) | 1983-11-08 | 1983-11-08 | 演算増幅器 |
| US06/632,231 US4644291A (en) | 1983-11-08 | 1984-07-19 | Operational amplifier |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP58209302A JPS60100807A (ja) | 1983-11-08 | 1983-11-08 | 演算増幅器 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS60100807A JPS60100807A (ja) | 1985-06-04 |
| JPH0363848B2 true JPH0363848B2 (ja) | 1991-10-02 |
Family
ID=16570700
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP58209302A Granted JPS60100807A (ja) | 1983-11-08 | 1983-11-08 | 演算増幅器 |
Country Status (2)
| Country | Link |
|---|---|
| US (1) | US4644291A (ja) |
| JP (1) | JPS60100807A (ja) |
Families Citing this family (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP4195500B1 (ja) * | 2008-01-22 | 2008-12-10 | 有限会社リニアセル・デザイン | スイッチトキャパシタ増幅回路 |
| JP2009229737A (ja) * | 2008-03-21 | 2009-10-08 | Nec Electronics Corp | 表示装置の駆動回路及びそのテスト方法 |
Family Cites Families (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS57183108A (en) * | 1981-05-01 | 1982-11-11 | Toshiba Corp | Differential amplifier |
-
1983
- 1983-11-08 JP JP58209302A patent/JPS60100807A/ja active Granted
-
1984
- 1984-07-19 US US06/632,231 patent/US4644291A/en not_active Expired - Fee Related
Also Published As
| Publication number | Publication date |
|---|---|
| JPS60100807A (ja) | 1985-06-04 |
| US4644291A (en) | 1987-02-17 |
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