JPH0359481B2 - - Google Patents
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- JPH0359481B2 JPH0359481B2 JP20841483A JP20841483A JPH0359481B2 JP H0359481 B2 JPH0359481 B2 JP H0359481B2 JP 20841483 A JP20841483 A JP 20841483A JP 20841483 A JP20841483 A JP 20841483A JP H0359481 B2 JPH0359481 B2 JP H0359481B2
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- G—PHYSICS
- G11—INFORMATION STORAGE
- G11B—INFORMATION STORAGE BASED ON RELATIVE MOVEMENT BETWEEN RECORD CARRIER AND TRANSDUCER
- G11B20/00—Signal processing not specific to the method of recording or reproducing; Circuits therefor
- G11B20/10—Digital recording or reproducing
- G11B20/10009—Improvement or modification of read or write signals
- G11B20/10046—Improvement or modification of read or write signals filtering or equalising, e.g. setting the tap weights of an FIR filter
- G11B20/10194—Improvement or modification of read or write signals filtering or equalising, e.g. setting the tap weights of an FIR filter using predistortion during writing
-
- G—PHYSICS
- G11—INFORMATION STORAGE
- G11B—INFORMATION STORAGE BASED ON RELATIVE MOVEMENT BETWEEN RECORD CARRIER AND TRANSDUCER
- G11B20/00—Signal processing not specific to the method of recording or reproducing; Circuits therefor
- G11B20/10—Digital recording or reproducing
- G11B20/10009—Improvement or modification of read or write signals
-
- H—ELECTRICITY
- H04—ELECTRIC COMMUNICATION TECHNIQUE
- H04L—TRANSMISSION OF DIGITAL INFORMATION, e.g. TELEGRAPHIC COMMUNICATION
- H04L25/00—Baseband systems
- H04L25/38—Synchronous or start-stop systems, e.g. for Baudot code
- H04L25/40—Transmitting circuits; Receiving circuits
- H04L25/49—Transmitting circuits; Receiving circuits using code conversion at the transmitter; using predistortion; using insertion of idle bits for obtaining a desired frequency spectrum; using three or more amplitude levels ; Baseband coding techniques specific to data transmission systems
- H04L25/4906—Transmitting circuits; Receiving circuits using code conversion at the transmitter; using predistortion; using insertion of idle bits for obtaining a desired frequency spectrum; using three or more amplitude levels ; Baseband coding techniques specific to data transmission systems using binary codes
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- Signal Processing For Digital Recording And Reproducing (AREA)
Description
本発明は、伝送ないし記録の後の振幅値の変動
を補償するための2進データ信号修正方法に関す
る。 2進信号が伝送路上で、例えば磁気記録の際
に、伝送チヤネルが不完全なことにより歪むこと
は公知である。歪みの一形式に、“ピークシフト”
という用語で知られているものがあり、この現象
は、一連のH値またはL値の後に続く逆極性の単
一の短いパルスの振幅が大幅に低減され、その結
果復調がほとんどまたは全く不可能になることと
して説明されている。 ドイツ連邦共和国特許出願公開第2214250号公
報から、パルス幅は同じだが振幅のピーク値が変
動している方形パルスを検出する装置が公知であ
る。この公知の装置では、各方形パルスに対する
検出閾値が、振幅ピーク値に依存して制御され、
その結果、方形パルスのパルス幅の変動が調整さ
れる。 ドイツ連邦共和国特許出願公告第2829175号公
報に、2進データ信号の修正方法が記載されてお
り、この方法の目的は、変調されたデータ信号の
振幅平均値を、所定の期間内に基準値とほぼまた
は完全に一致させることにある。その際修正パル
スが発生され、このパルスの振幅および極性は、
個々のパルスの幅および極性に次のように関連づ
けられている。即ち、元のパルスに修正パルスを
加算することにより、振幅の全体の平均値が所望
の通り可及的に一定になるように関連づけられて
いる。この公知の方法を実施するための回路装置
は非常に高価である。 発明の効果 これに対し本発明の特許請求の範囲第1項記載
の特徴を有する方法は、2進信号が記録ないし伝
送の前に、再生時の上述の振幅変動を大幅に補償
できるように修正されるという利点を有する。従
つて振幅ピーク値の変動による復調時の困難が低
減される。 さらに特許請求の範囲第3項記載の特徴を有す
る本発明の方法は、記録の前に行なうべき2進信
号の修正を全くデイジタルに行えるという利点を
有する。さらに有利なことに、これにより回路ま
たは回路部分の集積化が容易になる。 実施例の説明 次に本発明の実施例を図面に基づき詳細に説明
する。 第1図において、aはクロツク周波数信号を示
し、bは1つの連続するパルス列中のピークシフ
トの起きる危険性のあるパルス列部分(クリテイ
カルパルス列部分)……LLHLH……および……
HHLHL……を示し、cはbのパルス列部分の2
進信号で表わしたものであり、dはcのパルス列
部分を再生したときに生ずる振幅値を示す。図示
のように、先行する2つのパルスと後続の1つの
パルスとが逆の極性の、単一の所定の極性のパル
スは、再生されたとき、その振幅が正常な振幅に
比べて大幅に異なつているので、復調が極めて困
難である。 第2図の、本発明の方法を実施するための1つ
の回路装置は、クリテイカルパルス列部分を検出
する回路部分と、このパルス列部分を記録ないし
伝送の前に修正する回路部分とに区分される。導
線21から回路に致来するパルス列は、遅延装置
22,23,24,25において、その都度1ク
ロツク分ずつ遅延された後、2つのコンパレータ
26,27に供給される。これらの各々が、理論
上クリテイカルなパルスを含むパルス列部分が生
じたときに出力信号を送出する。このコンパレー
タとして、例えばフエアチヤイルドのECLタイ
プのF10066またはF100166のコンパレータが用い
られている。両コンパレータの出力側は加算段2
8において1つにまとめられており、加算段28
の出力側の信号は、別の加算段30において、導
線29上の信号とレベルにおいて加算される。こ
れにより、導線29にクリテイカルなパルスが生
じたとき、加算段28の出力信号によつてこのパ
ルスのレベルが高められる。加算段30に後置接
続されたナイキストフイルタ31において上方の
周波数が制限され、振幅制限器32によつて振幅
が制限された後、第2図の回路の出力側に第3図
の波形図gに相応する波形の信号が生ずる。即
ち、第3図bの連続するパルス列中のクリテイカ
ルパルス34,35がパルス幅が広げられてい
る。このように修正されたパルスを伝送した場合
にもなお、第1図dに示す振幅変動は起きるが、
歪みは取除かれるので、申し分のない復調を行な
える。 第4図の本発明の方法を実施するための別の2
進信号修正回路において、到来した2進デイジタ
ル信号は入力増幅段41で増幅され、到来したク
ロツク信号は入力増幅段42で増幅される。同期
段43において、データ信号とクロツク信号との
間の位相同期が行なわれる。入力増幅段42の出
力側には、クロツク信号の処理のために2つのデ
イジタル制御される遅延段44および45が接続
されており、この遅延段において、クロツク信号
を種々異なる時間遅延することができる。入力増
幅段42からのクロツク信号と、これに時間的に
整合された、同期段43の出力側のデータ信号と
はシフトレジスタ46に供給される。シフトレジ
スタ46の出力側からは、データ信号が異なる遅
延時間で2つのコンパレータ47,48に供給さ
れ、コンパレータにおいて、所定の予め設定可能
なパルス列部分が、連続するデータ流から選別さ
れる。パルスを処理する装置49,50におい
て、検出器としてのコンパレータ47,48によ
りクリテイカルと認められた単一パルスに応じて
修正パルスが形成され、修正パルスは結合回路5
1,52で位相をずらされてデータ流に加えられ
る。このようにしてクリテイカルな単一パルスが
処理された(即ち幅を拡げられた)データ流は出
力増幅段53に供給され、そこから修正回路全体
の出力端子に送出される。 第5図には、パルス列部分HHLHLに関してパ
ルス波形図を用いて第4図の回路における処理ス
テツプが示されている。第5図aは入力段42の
クロツク信号を示し、bは入力段41のデータ信
号を示す。同期段43における時間的整合の後、
第2図c,dのようにクロツク信号とデータ信号
とが時間的に揃えられる。クロツク信号a=c
は、デイジタル制御される遅延段44および45
で、第5図e,fのように異なる程度遅延され
る。1つのクリテイカルなパルスに対してコンパ
レータ47から送出される第2図hの検出パルス
が、パルス処理段49でクロツク信号g(第5図
の場合g=e)と同期される(第5図i)。第5
図dの修正すべきパルス列部分は、シフトレジス
タ46において相応に遅延された後(第5図k)、
結合回路52で、修正パルスm(第5図iに相応
する)と結合されることにより、第5図nの修正
されたパルス列になる。 同様にして1つのHレベルのパルスの処理はパ
ルス列検出器(コンパレータ)48とパルス処理
段50と結合回路51とでもつて相応の方法で行
なわれる。 第6図は第6A図と第6B図とから成つてお
り、相応した統合された状態で第1図の装置の詳
細な回路図を表わす。 第6A図において導線121から到来するデー
タ信号は結合コンデンサ122を介して差動増幅
器123の非反転入力側に加えられる。差動増幅
器123の非反転入力側は結合コンデンサ124
を介して接地されている。導線121は抵抗12
5で成端されている。差動増幅器123の基準電
圧出力側126は差動増幅器123の両入力側に
各々抵抗127,128を介して接続されてい
る。差動増幅器123の非反転ならびに反転出力
側は各々抵抗130を介して負の動作電圧に接続
されている。第6A図および第6B図において1
30で示されているすべての抵抗は、回路素子の
出力側を成端するために負の動作電圧に接続され
ている。差動増幅器123同様、入力段133
は、非反転入力側が結合コンデンサ132を介し
てクロツク信号入力導線131に接続された差動
増幅器133により構成されている。差動増幅器
133の反転入力側は別の結合コンデンサ134
を介して接地されている。差動増幅器133の基
準電圧出力側136は、差動増幅器133の両入
力側に抵抗137,138を介して接続されてお
り、両入力側は同時に抵抗135を介して成端さ
れている。 差動増幅器133の非反転出力側からクロツク
信号は、2つのDフリツプフロツプを含む素子1
41のCLK(クロツク)入力側に加えられる。同
時に差動増幅器123の非反転入力側の処理すべ
きデータ信号が、素子141のD入力側および
D′入力側に供給されて、CLK入力側のクロツク
信号と同期される。素子141のQ′出力側から
は、クロツク同期されたデータ信号が4段シフト
レジスタ151の入力側DLに供給され、他方ク
ロツク信号が素子141の場合同様に、シフトレ
ジスタ151のCLK入力側に供給される。素子
141のQ出力側からは、データ信号が遅延され
ずに2つの5ビツトコンパレータ161および1
71の各入力側A0に供給され、他方シフトレジ
スタ151の出力側Q0〜Q3からは各々1クロツ
クずつ遅延されたデータがコンパレータ161,
171の入力側A1〜A4に供給される(第6B
図)。 クロツク信号のほぼ非段階的遅延の為に、差動
増幅器133には2つの別の差動増幅器142,
143が並列接続されており、これらの反転出力
側は交流的に結合コンデンサ144,145を介
して各々1つのバラクタダイオード146,14
7のカソードに接続されている。各バラクタ14
6,147のアノードは各々1つの抵抗148,
149を介して各々1つのD/A変換器701の
E出力側に接続されている。D/A変換器701
の回路については、第7図で詳細に説明する。差
動増幅器142,143の非反転入力側の結合コ
ンデンサ152,153を介して、クロツク信号
の交流成分が出力結合され、結合コンデンサ15
2,153の他方の端子は各々1つの抵抗15
4,155を介して抵抗148,149に接続さ
れている。以上の回路部分は、本来のクロツク信
号から別の2つの相異なる時間遅延されたクロツ
ク信号を得るために用いられ、これらのクロツク
信号は、回路装置において更に、コンパレータ1
61,171から送出される検出信号をDフリツ
プフロツプ1110,1111でもつて修正パル
スに変換するのに用いられる。 差動増幅器142,143には各々差動増幅器
156,157が後置接続されており、その際、
規定された直流電圧状態を得るために結合コンデ
ンサ162,163,164,165を用いて、
位相をずらされたクロツク信号の交流成分のみ差
動増幅器156,157の入力側に加わるように
なつている。差動増幅器156,157の基準電
圧出力側は各々抵抗166,167および16
8,169を介して差動増幅器156,157の
両入力側に接続されている。 データ信号とクロツク信号との間で所定の時間
状態を得るために、差動増幅器156,157に
は各々別の1つの差動増幅器158,159が後
置接続されており、この増幅段の内部走行時間が
遅延に利用される。 選択スイツチ181〜185および186〜1
90を用いて、コンパレータ161,171の第
2の一連の入力側B0〜B4を抵抗191〜195
ないし196〜1100を介して基準電圧に接続
することができ、これにより第2の入力側を選択
的にH状態ないしL状態にすることができる。即
ち、図示の実施例では選択スイツチを用いて例え
ばコンパレータ161の入力側B4〜B0に一連の
値HHLHLが加えられ、コンパレータ171の入
力側B4〜B0にはLLHLHが加えられる。その際
選択スイツチ181〜185ないし186〜19
0のうちの閉じたスイツチが各々1つのH値に対
応し、開いたスイツチが各々1つのL値に対応す
る。この一連の値に相応するデータ列がコンパレ
ータ161の入力側A4〜A0に加わると、このコ
ンパレータの両出力側A>BおよびA<BがL値
になる。後続のORゲート1101では、コンパ
レータの両出力側に同時にL値が加わつたときに
ORゲート1101の出力側から1つの信号がD
フリツプフロツプ1110のD入力側に供給され
る。同様にして、コンパレータ171の入力側
A4〜A0に、このコンパレータの入力側B4〜B0で
予め設定されたレベル状態に相応するデータ列が
加わると、出力側A>BおよびA<Bからその都
度1つのL信号が送出され。ORゲート1102
からDフリツプフロツプ1111のD′入力側に
1つの出力信号が供給される。フリツプフロツプ
1110,1111のクロツク入力側は差動増幅
器158,159(第6A図)の反転出力側と接
続されており、これによりフリツプフロツプ11
10,1111のクロツク入力側に加わるクロツ
ク信号相互間の位相関係が異なるようになつてい
る。スイツチ1112を用いて両フリツプフロツ
プ1110,1111をセツトすることができ、
その結果Q出力側には常にH信号が生じ、その間
Q出力側には相応にL信号が加わるので、修正装
置は作用しない。 別のDフリツプフロツプ1121は、そのD入
力側が両コンパレータ161,171の入力側
A2と共通に接続されている。また、Dフリツプ
フロツプ1121のクロツク入力側は、素子14
1,151のクロツク入力側CLKと接続されて
いる。従つてクリテイカルとみなされる1つのパ
ルスがコンパレータ161,171の入力側A2
のうちの一方に加わると、修正パルスがDフリツ
プフロツプ1110のQ出力側ないしDフリツプ
フロツプ1111の′出力側に発生され、同時
にデータ列はDフリツプフロツプ1121も通過
する。Dフリツプフロツプ1121の出力側Qお
よびには、所定の遅延を行うために別の差動増
幅器1122,1123,1124が直列に後置
接続されている。フリツプフロツプ1121のQ
出力側ならびに差動増幅器1122,1123,
1124の非反転出力側は各々多極切替スイツチ
1126の1つの極に接続されており、多極切替
スイツチの共通極はORゲート1125の一方の
入力側に接続されている。ORゲート1125の
第2の入力側はDフリツプフロツプ1111の出
力側′に接続されており、その結果、コンパレ
ータ171の入力側A2にクリテイカルとみなさ
れる1つのパルスが加わつたときに、出力側
Q′の修正パルスでもつて、切替スイツチ112
6のスイツチ状態に応じて、クリテイカルとみな
されるパルスの幅が先行するパルスまたは後続の
パルスを犠性にして拡げられる。同様にして、フ
リツプフロツプ1110の出力側Qおよびに
は、差動増幅器1127,1128,1129が
直列に後置接続されており、その際遅延されない
出力側Qと差動増幅器1127,1128,11
29の非反転出力側とが多極切替スイツチ113
0に接続されている。多極切替スイツチ1130
の共通極はANDゲート1131の一方の入力側
に接続されており、ANDゲート1131の第2
の入力側はORゲート1125の出力側と接続さ
れている。 幅を修正されたクリテイカルなパルスを有する
データ列は、ANDゲート1131の出力側から
出力増幅器1132の入力側に供給され、この増
幅器1132の出力側から結合コンデンサ113
3と直列抵抗1134とフイルタ1135とを介
して回路全体の出力端子に送出される。 D/A変換器701(第7図)のための一定の
動作条件を得るために、基準電圧源702が抵抗
703を介して正の基準電圧用の基準電圧入力側
に接続されている。付加的安定化のために、この
正の基準電圧は電解コンデンサ704を介して接
地されている。符号化スイツチ705,706で
もつて、1つのデイジタル数が(8bitで並列式
に)設定される。この設定されたデイジタル数に
応じて、D/A変換器701の出力側にアナロ
グ電圧が生じ、この電圧が第6A図のようにバラ
クタ146のアノードに加わる。これにより、直
列抵抗154と関連して、差動増幅器142を通
過したクロツク信号が、設定されたデイジタル数
に応じて位相をずらされる。同様にして、差動増
幅器143を通過したクロツク信号は、第4図の
回路と同一の第2の回路と直列抵抗155とでも
つて位相をずらされる。これらの位相をずらす値
は、相異なる値にすることができる。このように
してDフリツプフロツプ1110,1111の出
力側Qおよび′の修正信号をデータ電流に加え
て、所定のデータ列中の短い単一パルスの幅を所
望のように拡げることができる。 第6A図および第6B図の集積回路の回路素子
は、実際に次のようなタイプの素子を用いて実現
することができる。
を補償するための2進データ信号修正方法に関す
る。 2進信号が伝送路上で、例えば磁気記録の際
に、伝送チヤネルが不完全なことにより歪むこと
は公知である。歪みの一形式に、“ピークシフト”
という用語で知られているものがあり、この現象
は、一連のH値またはL値の後に続く逆極性の単
一の短いパルスの振幅が大幅に低減され、その結
果復調がほとんどまたは全く不可能になることと
して説明されている。 ドイツ連邦共和国特許出願公開第2214250号公
報から、パルス幅は同じだが振幅のピーク値が変
動している方形パルスを検出する装置が公知であ
る。この公知の装置では、各方形パルスに対する
検出閾値が、振幅ピーク値に依存して制御され、
その結果、方形パルスのパルス幅の変動が調整さ
れる。 ドイツ連邦共和国特許出願公告第2829175号公
報に、2進データ信号の修正方法が記載されてお
り、この方法の目的は、変調されたデータ信号の
振幅平均値を、所定の期間内に基準値とほぼまた
は完全に一致させることにある。その際修正パル
スが発生され、このパルスの振幅および極性は、
個々のパルスの幅および極性に次のように関連づ
けられている。即ち、元のパルスに修正パルスを
加算することにより、振幅の全体の平均値が所望
の通り可及的に一定になるように関連づけられて
いる。この公知の方法を実施するための回路装置
は非常に高価である。 発明の効果 これに対し本発明の特許請求の範囲第1項記載
の特徴を有する方法は、2進信号が記録ないし伝
送の前に、再生時の上述の振幅変動を大幅に補償
できるように修正されるという利点を有する。従
つて振幅ピーク値の変動による復調時の困難が低
減される。 さらに特許請求の範囲第3項記載の特徴を有す
る本発明の方法は、記録の前に行なうべき2進信
号の修正を全くデイジタルに行えるという利点を
有する。さらに有利なことに、これにより回路ま
たは回路部分の集積化が容易になる。 実施例の説明 次に本発明の実施例を図面に基づき詳細に説明
する。 第1図において、aはクロツク周波数信号を示
し、bは1つの連続するパルス列中のピークシフ
トの起きる危険性のあるパルス列部分(クリテイ
カルパルス列部分)……LLHLH……および……
HHLHL……を示し、cはbのパルス列部分の2
進信号で表わしたものであり、dはcのパルス列
部分を再生したときに生ずる振幅値を示す。図示
のように、先行する2つのパルスと後続の1つの
パルスとが逆の極性の、単一の所定の極性のパル
スは、再生されたとき、その振幅が正常な振幅に
比べて大幅に異なつているので、復調が極めて困
難である。 第2図の、本発明の方法を実施するための1つ
の回路装置は、クリテイカルパルス列部分を検出
する回路部分と、このパルス列部分を記録ないし
伝送の前に修正する回路部分とに区分される。導
線21から回路に致来するパルス列は、遅延装置
22,23,24,25において、その都度1ク
ロツク分ずつ遅延された後、2つのコンパレータ
26,27に供給される。これらの各々が、理論
上クリテイカルなパルスを含むパルス列部分が生
じたときに出力信号を送出する。このコンパレー
タとして、例えばフエアチヤイルドのECLタイ
プのF10066またはF100166のコンパレータが用い
られている。両コンパレータの出力側は加算段2
8において1つにまとめられており、加算段28
の出力側の信号は、別の加算段30において、導
線29上の信号とレベルにおいて加算される。こ
れにより、導線29にクリテイカルなパルスが生
じたとき、加算段28の出力信号によつてこのパ
ルスのレベルが高められる。加算段30に後置接
続されたナイキストフイルタ31において上方の
周波数が制限され、振幅制限器32によつて振幅
が制限された後、第2図の回路の出力側に第3図
の波形図gに相応する波形の信号が生ずる。即
ち、第3図bの連続するパルス列中のクリテイカ
ルパルス34,35がパルス幅が広げられてい
る。このように修正されたパルスを伝送した場合
にもなお、第1図dに示す振幅変動は起きるが、
歪みは取除かれるので、申し分のない復調を行な
える。 第4図の本発明の方法を実施するための別の2
進信号修正回路において、到来した2進デイジタ
ル信号は入力増幅段41で増幅され、到来したク
ロツク信号は入力増幅段42で増幅される。同期
段43において、データ信号とクロツク信号との
間の位相同期が行なわれる。入力増幅段42の出
力側には、クロツク信号の処理のために2つのデ
イジタル制御される遅延段44および45が接続
されており、この遅延段において、クロツク信号
を種々異なる時間遅延することができる。入力増
幅段42からのクロツク信号と、これに時間的に
整合された、同期段43の出力側のデータ信号と
はシフトレジスタ46に供給される。シフトレジ
スタ46の出力側からは、データ信号が異なる遅
延時間で2つのコンパレータ47,48に供給さ
れ、コンパレータにおいて、所定の予め設定可能
なパルス列部分が、連続するデータ流から選別さ
れる。パルスを処理する装置49,50におい
て、検出器としてのコンパレータ47,48によ
りクリテイカルと認められた単一パルスに応じて
修正パルスが形成され、修正パルスは結合回路5
1,52で位相をずらされてデータ流に加えられ
る。このようにしてクリテイカルな単一パルスが
処理された(即ち幅を拡げられた)データ流は出
力増幅段53に供給され、そこから修正回路全体
の出力端子に送出される。 第5図には、パルス列部分HHLHLに関してパ
ルス波形図を用いて第4図の回路における処理ス
テツプが示されている。第5図aは入力段42の
クロツク信号を示し、bは入力段41のデータ信
号を示す。同期段43における時間的整合の後、
第2図c,dのようにクロツク信号とデータ信号
とが時間的に揃えられる。クロツク信号a=c
は、デイジタル制御される遅延段44および45
で、第5図e,fのように異なる程度遅延され
る。1つのクリテイカルなパルスに対してコンパ
レータ47から送出される第2図hの検出パルス
が、パルス処理段49でクロツク信号g(第5図
の場合g=e)と同期される(第5図i)。第5
図dの修正すべきパルス列部分は、シフトレジス
タ46において相応に遅延された後(第5図k)、
結合回路52で、修正パルスm(第5図iに相応
する)と結合されることにより、第5図nの修正
されたパルス列になる。 同様にして1つのHレベルのパルスの処理はパ
ルス列検出器(コンパレータ)48とパルス処理
段50と結合回路51とでもつて相応の方法で行
なわれる。 第6図は第6A図と第6B図とから成つてお
り、相応した統合された状態で第1図の装置の詳
細な回路図を表わす。 第6A図において導線121から到来するデー
タ信号は結合コンデンサ122を介して差動増幅
器123の非反転入力側に加えられる。差動増幅
器123の非反転入力側は結合コンデンサ124
を介して接地されている。導線121は抵抗12
5で成端されている。差動増幅器123の基準電
圧出力側126は差動増幅器123の両入力側に
各々抵抗127,128を介して接続されてい
る。差動増幅器123の非反転ならびに反転出力
側は各々抵抗130を介して負の動作電圧に接続
されている。第6A図および第6B図において1
30で示されているすべての抵抗は、回路素子の
出力側を成端するために負の動作電圧に接続され
ている。差動増幅器123同様、入力段133
は、非反転入力側が結合コンデンサ132を介し
てクロツク信号入力導線131に接続された差動
増幅器133により構成されている。差動増幅器
133の反転入力側は別の結合コンデンサ134
を介して接地されている。差動増幅器133の基
準電圧出力側136は、差動増幅器133の両入
力側に抵抗137,138を介して接続されてお
り、両入力側は同時に抵抗135を介して成端さ
れている。 差動増幅器133の非反転出力側からクロツク
信号は、2つのDフリツプフロツプを含む素子1
41のCLK(クロツク)入力側に加えられる。同
時に差動増幅器123の非反転入力側の処理すべ
きデータ信号が、素子141のD入力側および
D′入力側に供給されて、CLK入力側のクロツク
信号と同期される。素子141のQ′出力側から
は、クロツク同期されたデータ信号が4段シフト
レジスタ151の入力側DLに供給され、他方ク
ロツク信号が素子141の場合同様に、シフトレ
ジスタ151のCLK入力側に供給される。素子
141のQ出力側からは、データ信号が遅延され
ずに2つの5ビツトコンパレータ161および1
71の各入力側A0に供給され、他方シフトレジ
スタ151の出力側Q0〜Q3からは各々1クロツ
クずつ遅延されたデータがコンパレータ161,
171の入力側A1〜A4に供給される(第6B
図)。 クロツク信号のほぼ非段階的遅延の為に、差動
増幅器133には2つの別の差動増幅器142,
143が並列接続されており、これらの反転出力
側は交流的に結合コンデンサ144,145を介
して各々1つのバラクタダイオード146,14
7のカソードに接続されている。各バラクタ14
6,147のアノードは各々1つの抵抗148,
149を介して各々1つのD/A変換器701の
E出力側に接続されている。D/A変換器701
の回路については、第7図で詳細に説明する。差
動増幅器142,143の非反転入力側の結合コ
ンデンサ152,153を介して、クロツク信号
の交流成分が出力結合され、結合コンデンサ15
2,153の他方の端子は各々1つの抵抗15
4,155を介して抵抗148,149に接続さ
れている。以上の回路部分は、本来のクロツク信
号から別の2つの相異なる時間遅延されたクロツ
ク信号を得るために用いられ、これらのクロツク
信号は、回路装置において更に、コンパレータ1
61,171から送出される検出信号をDフリツ
プフロツプ1110,1111でもつて修正パル
スに変換するのに用いられる。 差動増幅器142,143には各々差動増幅器
156,157が後置接続されており、その際、
規定された直流電圧状態を得るために結合コンデ
ンサ162,163,164,165を用いて、
位相をずらされたクロツク信号の交流成分のみ差
動増幅器156,157の入力側に加わるように
なつている。差動増幅器156,157の基準電
圧出力側は各々抵抗166,167および16
8,169を介して差動増幅器156,157の
両入力側に接続されている。 データ信号とクロツク信号との間で所定の時間
状態を得るために、差動増幅器156,157に
は各々別の1つの差動増幅器158,159が後
置接続されており、この増幅段の内部走行時間が
遅延に利用される。 選択スイツチ181〜185および186〜1
90を用いて、コンパレータ161,171の第
2の一連の入力側B0〜B4を抵抗191〜195
ないし196〜1100を介して基準電圧に接続
することができ、これにより第2の入力側を選択
的にH状態ないしL状態にすることができる。即
ち、図示の実施例では選択スイツチを用いて例え
ばコンパレータ161の入力側B4〜B0に一連の
値HHLHLが加えられ、コンパレータ171の入
力側B4〜B0にはLLHLHが加えられる。その際
選択スイツチ181〜185ないし186〜19
0のうちの閉じたスイツチが各々1つのH値に対
応し、開いたスイツチが各々1つのL値に対応す
る。この一連の値に相応するデータ列がコンパレ
ータ161の入力側A4〜A0に加わると、このコ
ンパレータの両出力側A>BおよびA<BがL値
になる。後続のORゲート1101では、コンパ
レータの両出力側に同時にL値が加わつたときに
ORゲート1101の出力側から1つの信号がD
フリツプフロツプ1110のD入力側に供給され
る。同様にして、コンパレータ171の入力側
A4〜A0に、このコンパレータの入力側B4〜B0で
予め設定されたレベル状態に相応するデータ列が
加わると、出力側A>BおよびA<Bからその都
度1つのL信号が送出され。ORゲート1102
からDフリツプフロツプ1111のD′入力側に
1つの出力信号が供給される。フリツプフロツプ
1110,1111のクロツク入力側は差動増幅
器158,159(第6A図)の反転出力側と接
続されており、これによりフリツプフロツプ11
10,1111のクロツク入力側に加わるクロツ
ク信号相互間の位相関係が異なるようになつてい
る。スイツチ1112を用いて両フリツプフロツ
プ1110,1111をセツトすることができ、
その結果Q出力側には常にH信号が生じ、その間
Q出力側には相応にL信号が加わるので、修正装
置は作用しない。 別のDフリツプフロツプ1121は、そのD入
力側が両コンパレータ161,171の入力側
A2と共通に接続されている。また、Dフリツプ
フロツプ1121のクロツク入力側は、素子14
1,151のクロツク入力側CLKと接続されて
いる。従つてクリテイカルとみなされる1つのパ
ルスがコンパレータ161,171の入力側A2
のうちの一方に加わると、修正パルスがDフリツ
プフロツプ1110のQ出力側ないしDフリツプ
フロツプ1111の′出力側に発生され、同時
にデータ列はDフリツプフロツプ1121も通過
する。Dフリツプフロツプ1121の出力側Qお
よびには、所定の遅延を行うために別の差動増
幅器1122,1123,1124が直列に後置
接続されている。フリツプフロツプ1121のQ
出力側ならびに差動増幅器1122,1123,
1124の非反転出力側は各々多極切替スイツチ
1126の1つの極に接続されており、多極切替
スイツチの共通極はORゲート1125の一方の
入力側に接続されている。ORゲート1125の
第2の入力側はDフリツプフロツプ1111の出
力側′に接続されており、その結果、コンパレ
ータ171の入力側A2にクリテイカルとみなさ
れる1つのパルスが加わつたときに、出力側
Q′の修正パルスでもつて、切替スイツチ112
6のスイツチ状態に応じて、クリテイカルとみな
されるパルスの幅が先行するパルスまたは後続の
パルスを犠性にして拡げられる。同様にして、フ
リツプフロツプ1110の出力側Qおよびに
は、差動増幅器1127,1128,1129が
直列に後置接続されており、その際遅延されない
出力側Qと差動増幅器1127,1128,11
29の非反転出力側とが多極切替スイツチ113
0に接続されている。多極切替スイツチ1130
の共通極はANDゲート1131の一方の入力側
に接続されており、ANDゲート1131の第2
の入力側はORゲート1125の出力側と接続さ
れている。 幅を修正されたクリテイカルなパルスを有する
データ列は、ANDゲート1131の出力側から
出力増幅器1132の入力側に供給され、この増
幅器1132の出力側から結合コンデンサ113
3と直列抵抗1134とフイルタ1135とを介
して回路全体の出力端子に送出される。 D/A変換器701(第7図)のための一定の
動作条件を得るために、基準電圧源702が抵抗
703を介して正の基準電圧用の基準電圧入力側
に接続されている。付加的安定化のために、この
正の基準電圧は電解コンデンサ704を介して接
地されている。符号化スイツチ705,706で
もつて、1つのデイジタル数が(8bitで並列式
に)設定される。この設定されたデイジタル数に
応じて、D/A変換器701の出力側にアナロ
グ電圧が生じ、この電圧が第6A図のようにバラ
クタ146のアノードに加わる。これにより、直
列抵抗154と関連して、差動増幅器142を通
過したクロツク信号が、設定されたデイジタル数
に応じて位相をずらされる。同様にして、差動増
幅器143を通過したクロツク信号は、第4図の
回路と同一の第2の回路と直列抵抗155とでも
つて位相をずらされる。これらの位相をずらす値
は、相異なる値にすることができる。このように
してDフリツプフロツプ1110,1111の出
力側Qおよび′の修正信号をデータ電流に加え
て、所定のデータ列中の短い単一パルスの幅を所
望のように拡げることができる。 第6A図および第6B図の集積回路の回路素子
は、実際に次のようなタイプの素子を用いて実現
することができる。
【表】
【表】
以上のMCタイプの素子はすべてモトローラ社
製である。
製である。
第1図は、記録ないし伝送前後の、パルス列中
のクリテイカルなパルスを含むパルス列部分の波
形図、第2図はクリテイカルなパルスを含むパル
ス列部分の修正回路装置のブロツク回路図、第3
図は第2図の回路中の種々の信号の波形図、第4
図は本発明の別の2進信号修正回路装置のブロツ
ク回路図、第5図は第4図の回路の動作を説明す
るためのパルス波形図、第6図は第6A図と第6
B図とから成ることを示す図、第6A図および第
6B図は第4図の回路装置の詳細な回路図、第7
図は第6A図の回路部分に接続される外部D/A
変換器のブロツク回路図である。 22,23,24,25…遅延装置、26,2
7,47,48…コンパレータ、28,30…加
算段、31…ナイキストフイルタ、32…振幅制
限器、41,42…入力増幅段、43…同期段、
46…シフトレジスタ、49,50…パルス処理
段、51,52…結合回路。
のクリテイカルなパルスを含むパルス列部分の波
形図、第2図はクリテイカルなパルスを含むパル
ス列部分の修正回路装置のブロツク回路図、第3
図は第2図の回路中の種々の信号の波形図、第4
図は本発明の別の2進信号修正回路装置のブロツ
ク回路図、第5図は第4図の回路の動作を説明す
るためのパルス波形図、第6図は第6A図と第6
B図とから成ることを示す図、第6A図および第
6B図は第4図の回路装置の詳細な回路図、第7
図は第6A図の回路部分に接続される外部D/A
変換器のブロツク回路図である。 22,23,24,25…遅延装置、26,2
7,47,48…コンパレータ、28,30…加
算段、31…ナイキストフイルタ、32…振幅制
限器、41,42…入力増幅段、43…同期段、
46…シフトレジスタ、49,50…パルス処理
段、51,52…結合回路。
Claims (1)
- 【特許請求の範囲】 1 一連のデータ信号から記録時にクリテイカル
なパルスを含むパルス列部分を検出してクリテイ
カルなパルスの幅を拡げることを特徴とする、振
幅ピーク値の変動の補償のための2進データ信号
修正方法。 2 所定のパルス列中のクリテイカル単一パルス
を、先づ振幅を増大し、次に濾波し且つ振幅制限
して、この単一パルスのパルス幅を拡げる特許請
求の範囲第1項記載の2進データ信号修正方法。 3 振幅値の低下を補償するための2進データ信
号修正方法において、連続するデータ列中のクリ
テイカルとみなされるパルスから修正パルスを形
成し、該修正パルスを、位相をずらしてクリテイ
カルなパルスに加えて幅の広いパルスを形成する
ことを特徴とする2進データ信号修正方法。
Applications Claiming Priority (3)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
DE3241648.2 | 1982-11-11 | ||
DE19823241648 DE3241648A1 (de) | 1982-11-11 | 1982-11-11 | Verfahren und schaltungsanordnung zur korrektur eines binaeren signals |
DE3248196.9 | 1982-12-27 |
Publications (2)
Publication Number | Publication Date |
---|---|
JPS5998311A JPS5998311A (ja) | 1984-06-06 |
JPH0359481B2 true JPH0359481B2 (ja) | 1991-09-10 |
Family
ID=6177814
Family Applications (1)
Application Number | Title | Priority Date | Filing Date |
---|---|---|---|
JP20841483A Granted JPS5998311A (ja) | 1982-11-11 | 1983-11-08 | 2進デ−タ信号修正方法 |
Country Status (2)
Country | Link |
---|---|
JP (1) | JPS5998311A (ja) |
DE (1) | DE3241648A1 (ja) |
Families Citing this family (1)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
DE19738362B4 (de) | 1997-09-02 | 2006-11-02 | Siemens Ag | Schaltungsanordnung und Verfahren zur Minimierung von Bitfehlern |
Family Cites Families (5)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
SE344861B (ja) * | 1971-05-17 | 1972-05-02 | Ericsson Telefon Ab L M | |
DE2153376B2 (de) * | 1971-10-27 | 1976-09-30 | Fujitsu Ltd., Kawasaki, Kanagawa (Japan) | Digitale nachrichtenuebertragungsanordnung |
JPS5413313A (en) * | 1977-07-01 | 1979-01-31 | Gen Corp | Method of processing digital signal |
JPS56165910A (en) * | 1980-05-24 | 1981-12-19 | Sony Corp | Recording method of binary signal |
DE3112846A1 (de) * | 1981-03-31 | 1982-10-14 | Siemens AG, 1000 Berlin und 8000 München | Verfahren fuer die uebertragung von binaer- impulsdauermodulierten signalen in fernsprechvermittlungsanlagen, insbesondere in kleinen nebenstellenanlagen |
-
1982
- 1982-11-11 DE DE19823241648 patent/DE3241648A1/de active Granted
-
1983
- 1983-11-08 JP JP20841483A patent/JPS5998311A/ja active Granted
Also Published As
Publication number | Publication date |
---|---|
DE3241648C2 (ja) | 1991-12-05 |
JPS5998311A (ja) | 1984-06-06 |
DE3241648A1 (de) | 1984-05-17 |
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