JPH03167830A - Manufacture of semiconductor device - Google Patents
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Abstract
Description
【発明の詳細な説明】
〔産業上の利用分野〕
本発明は、半導体装置特に超高速バイポーラトランジス
タの製法に関する。DETAILED DESCRIPTION OF THE INVENTION [Field of Industrial Application] The present invention relates to a method for manufacturing semiconductor devices, particularly ultrahigh-speed bipolar transistors.
本発明は、ベース取出し電極及びエミッタ取出し電極を
多結晶半導体膜で形成してなる半導体装置の製法におい
て、絶縁膜及びこの絶縁膜の開口に臨む第１導電形の半
導体領域上の全面にペース取出し電極となる第２導電形
の半導体膜を被着形成し、半導体膜に対するベース取出
し電極の外形パターニングと、半導体領域の活性部が臨
む開口の形戊とを同一のエッチング工程で行い、絶縁膜
上の半導体膜を用いて半導体膜エッチングの終点検出を
行うことによって、半導体領域の活性部でのオーバエッ
チングの防止を図ると共に、製造工程の削減及び加工精
度の向上を図るようにしたものである。The present invention provides a method for manufacturing a semiconductor device in which a base lead-out electrode and an emitter lead-out electrode are formed of a polycrystalline semiconductor film, in which a paste is taken out over the entire surface of an insulating film and a semiconductor region of a first conductivity type facing an opening in the insulating film. A semiconductor film of the second conductivity type that will become an electrode is deposited, and the external patterning of the base lead-out electrode with respect to the semiconductor film and the shaping of the opening facing the active part of the semiconductor region are performed in the same etching process. By detecting the end point of semiconductor film etching using the semiconductor film, it is possible to prevent over-etching in the active part of the semiconductor region, reduce the number of manufacturing steps, and improve processing accuracy.
従来、バイポーラトランジスタにおいて、ベース取出し
電極及びエミッタ取出し電極を多結晶シリコン膜で形成
し、エミッタ取出し用の多結晶シリコン膜からの不純物
拡散でセルファライン的にベース領域及びエミッタ領域
を形成して威る超高速バイボーラトランジスタが提案さ
れている。第２図は、この超高速バイポーラトランジス
タの製法例を示す。第２図Ａに示すように第１導電形例
えばｐ形のシリコン基板（１）の一生面に第２導電形即
ちｎ形のコレクタ埋込み領域（２）及びｐ形チャンネル
ストップ領域（３）を形或した後、ｎ形のエビタヰシャ
ル層（４）を戊長ずる。コレクタ埋込み領域（２）に達
する高濃度のｎ形コレクタ取出し領域（５）を形或し、
このコレクタ取出し領域（５）及び爾後ベース領域、エ
ミッタ領域を形或するべき領域（４＾）を除いて選択酸
化によるフィールド絶縁膜（６）を形戊する。次いで全
面に薄い絶縁膜例えばＳ１０２膜（７）を形或し、領域
（４Ａ）に対応する部分を開口した後、ＣＶＤ（化学気
相或長）によりベース取出し電極となる第１の多結晶シ
リコン膜（８）を形戊し、この多結晶シリコン膜（８）
にｐ形不純物のボロンをドープする。しかる後ベース取
出し電極の外形形状に対応スるパターンの第１のレジス
トマスク（９）を介してｐ゛多結晶シリコン膜（８）を
パターニングする。Conventionally, in bipolar transistors, the base extraction electrode and emitter extraction electrode are formed using a polycrystalline silicon film, and the base region and emitter region are formed in a self-aligned manner by impurity diffusion from the polycrystalline silicon film for emitter extraction. Ultrafast bibolar transistors have been proposed. FIG. 2 shows an example of a method for manufacturing this ultra-high speed bipolar transistor. As shown in FIG. 2A, a collector buried region (2) of a second conductivity type, that is, an n-type, and a p-type channel stop region (3) are formed on the whole surface of a silicon substrate (1) of a first conductivity type, for example, a p-type. After that, the n-type epitaxial layer (4) is lengthened. forming a highly concentrated n-type collector extraction region (5) that reaches the collector buried region (2);
A field insulating film (6) is formed by selective oxidation except for the collector extraction region (5) and the region (4^) in which the base region and emitter region are to be formed. Next, a thin insulating film, for example, an S102 film (7) is formed on the entire surface, and after opening a portion corresponding to the region (4A), a first polycrystalline silicon film that will become a base extraction electrode is formed by CVD (chemical vapor deposition). This polycrystalline silicon film (8) is formed by forming the film (8).
is doped with boron as a p-type impurity. Thereafter, the p' polycrystalline silicon film (8) is patterned through a first resist mask (9) having a pattern corresponding to the external shape of the base lead-out electrode.
次に、第２図Ｂに示すようにバターニングしたｐ゛多結
晶シリコン膜（８）を含む全面にＣＶＤ法に？りＳｉｎ
２膜（１０）を被着形成した後、第２のレジストマスク
（１１〉を形戊する。そして、このレジストマスク（１
１）を介して真性ベース領域及びエミッタ領域を形戊す
べき活性部に対応する部分のＳｉＯａ膜（１０）及びｐ
゛多結晶シリコン膜（８）を選択的にエッチング除去し
、開口（１３）を形或すると共に、ｐ゛多結晶シリコン
膜（８）からなるベース取出し電極（１２〉を形成する
。Next, as shown in FIG. 2B, the entire surface including the patterned polycrystalline silicon film (8) is subjected to CVD. Ri Sin
After depositing the two films (10), a second resist mask (11) is formed.
1) SiOa film (10) and p
``The polycrystalline silicon film (8) is selectively etched away to form an opening (13), and a base lead-out electrode (12) made of the ``polycrystalline silicon film (8)'' is formed.
次に、第２図Ｃに示すように、この開口（ｌ３）を通じ
てｐ形不純物のボロンをイオン注入し領域（４Ａ）の面
に爾後形或する外部ベース領域と真性ベース領域とを接
続するためのリンクベース領域（１４）を形或する。次
いでＳ１０２膜をＣＶＤ法により被着形成した後、９０
０℃程度の熱処理でＣＶＤＳｉＯ■膜をデンシファイ
（緻密化〉する。このときの熱処理でｐ゛多結晶シリコ
ン膜のベース取出し電極〈１２〉からのボロン拡敗で一
部外部ベース領域（１６）が形或される。その後、エッ
チバックして開口（１３〉に臨むベース取出し電極（１
２〉の内壁にＳｉｎ，によるサイドウォール（１５）を
形戊する。Next, as shown in FIG. 2C, p-type impurity boron is ion-implanted through this opening (l3) to connect the external base region and the intrinsic base region, which will be formed later on the surface of the region (4A). form a link base area (14). Next, after forming an S102 film by CVD method, 90%
Densify CVDSiO film by heat treatment at around 0℃
(densification). During the heat treatment at this time, a part of the external base region (16) is formed by spreading boron from the base extraction electrode (12) of the polycrystalline silicon film.After that, it is etched back. Base extraction electrode (1) facing the opening (13)
A side wall (15) made of Sin is formed on the inner wall of 2>.
次に、第２図Ｄに示すようにサイドウォール（１５）で
規制された開口（１７）に最終的にエミッタ取出し電極
となる第２の多結晶シリコン膜〈１８〉をＣＶＤ法によ
り形戊し、多結晶シリコン膜（１Ｂ）にｐ形不純物（例
えばＢ又はＢＦ２）をイオン注入しアニ−ルして活性部
にｐ形真性ベース領域（１９）を形成し、続いてｎ形不
純物（例えばヒ素）をイオン注入しアニールしてｎ形エ
ミッタ領域（２０）を形戊する。或は多結晶シリコン膜
（１８）にｐ形不純物及びｎ形不純物をイオン注入した
後、同時にアニールしてｐ形真性ベース領域（１９〉及
びｎ形エミッタ領域（２０）を形或する。このベース及
びエミッタ形ｔ時のアニール処理で同時にｐ゛多結晶シ
リコンのベース取出し電極（１２）からのボロン拡散で
最終的に外部ベース領域（１６）が形或される。なお、
真性ペース領域（１９〉はリンクベース領域（１４）よ
り不純物濃度は大きい。しかる後、コンタクトホールを
形或し、メタル（例えばＭ）によるベース電極（２１）
、コレクタ電極（２２）及びエミッタ電極（２３）を形
戊する。この様にして超高速パイボーラトランジスタ（
２４）が構或される。Next, as shown in FIG. 2D, a second polycrystalline silicon film (18), which will eventually become an emitter extraction electrode, is formed by CVD in the opening (17) regulated by the sidewall (15). , a p-type impurity (e.g., B or BF2) is ion-implanted into the polycrystalline silicon film (1B) and annealed to form a p-type intrinsic base region (19) in the active region, and then an n-type impurity (e.g., arsenic) is implanted into the polycrystalline silicon film (1B). ) is ion-implanted and annealed to form an n-type emitter region (20). Alternatively, after ion-implanting p-type impurities and n-type impurities into the polycrystalline silicon film (18), simultaneous annealing is performed to form a p-type intrinsic base region (19) and an n-type emitter region (20). At the same time, an external base region (16) is finally formed by boron diffusion from the base extraction electrode (12) of polycrystalline silicon in the annealing process for the emitter type t.
The impurity concentration of the intrinsic space region (19) is higher than that of the link base region (14).After that, a contact hole is formed or a base electrode (21) made of metal (for example, M) is formed.
, forming a collector electrode (22) and an emitter electrode (23). In this way, an ultra-high speed pibora transistor (
24) is constructed.
上述した従来の製法においては、第２図Ａ， Ｂで示す
ようにベース取出し電極用のｐ゛多結晶シリコン膜（８
）に対するバターニングを第１及び第２のレジストマス
ク（９）及び（１ｌ）を用いた２回のエッチング工程で
行っている。この理由は、通常、エッチングのバラッヰ
を考慮してＲｒＥ （反応性イオンエッチング）等でオ
ーバーエッチングぎみに行っているため、第２図Ａの第
１のレジストマスク（９）を用いたエッチングでは下地
にＳｉｎ，膜（７）が有るのでｐ゛多結晶シリコン膜（
８）のみを確実にエッチング除去できるが、このとき同
時に開口（工３）を形或するためのエッチングを行った
場合、ここではｐ′″多結晶シリコン膜（８）とその下
のシリコン領域（４Ａ）との選択比がとれないためシリ
コン領域（４＾）がエッチングされ残りのシリコン領域
（４Ａ） （７）残り厚みが薄くなるためである。残り
のシリコン領域が薄くなると、耐圧Ｖｃｙｏ， Ｖｃｓ
ｏが低下する。In the conventional manufacturing method described above, as shown in FIGS. 2A and 2B, a p polycrystalline silicon film (8
) is performed in two etching steps using first and second resist masks (9) and (1l). The reason for this is that RrE (reactive ion etching) or the like is usually used to over-etch the etching process in consideration of etching variations. Since there is a Sin, film (7) in the polycrystalline silicon film (
8), but if etching is performed at the same time to form the opening (step 3), the p''' polycrystalline silicon film (8) and the underlying silicon region ( 4A), the silicon region (4^) is etched and the remaining silicon region (4A) (7) becomes thinner. When the remaining silicon region becomes thinner, the withstand voltages Vcyo, Vcs
o decreases.
従ってコントロールしながら２回に分けてエッチングせ
ざるを得す、工程が複雑となるものであった。Therefore, the etching process had to be performed in two steps under controlled conditions, making the process complicated.
また、第２図Ｂ工程の後のエッチングで開口（１３〉を
形戊するが、上述したように一般に多結晶シリコン膜（
８）とシリコン領域（４Ａ〉の選択比がとれないので、
シリコン領域（４Ａ）がエッチングされると共に、その
エッチング量が不安定でバラツキが生じる。このパラツ
キはデバイス性能のバラツキを招く。In addition, the opening (13) is formed by etching after the step B in FIG. 2, but as mentioned above, the polycrystalline silicon film (
8) and the silicon region (4A>) cannot be selected, so
While the silicon region (4A) is etched, the etching amount is unstable and varies. This variation causes variation in device performance.
本発明は、上述の点に鑑み、製造工程の簡素化を図ると
共に、均一な性能を有するトランジスタの製造を可能に
した半導体装置、即ち超高速バイポーラトランジスタの
製法を提供するものである。In view of the above-mentioned points, the present invention provides a method for manufacturing a semiconductor device, that is, an ultrahigh-speed bipolar transistor, which simplifies the manufacturing process and makes it possible to manufacture transistors with uniform performance.
本発明による半導体装置の製法は、絶縁膜（７）及びこ
の絶縁膜（７）の開口に臨む第１導電形の半導体領域（
４Ａ）上の全面にベース取出し電極となる第２導電形の
半導体膜（８）を被着形或し、半導体膜（８）に対する
ベース取出し電極の外形に対応するパターニングと、半
導体領域（４Ａ〉の活性部が臨む開口（１３）の形成と
を同一のエッチング工程で行い、絶縁膜（７）上の半導
体膜（８）を用いてエッチングの終点検出を行う。The method for manufacturing a semiconductor device according to the present invention includes an insulating film (7) and a semiconductor region of the first conductivity type facing the opening of the insulating film (7).
4A) A semiconductor film (8) of the second conductivity type that will become a base extraction electrode is deposited on the entire surface of the semiconductor film (8), or patterned to correspond to the outer shape of the base extraction electrode with respect to the semiconductor film (8), and a semiconductor region (4A> The formation of an opening (13) facing the active region is performed in the same etching process, and the end point of the etching is detected using the semiconductor film (8) on the insulating film (7).
その後は、開口（１７）に半導体膜（１８）を形或し、
この半導体膜（１８〉からの不純物拡散により真性べ一
ス領域（１９）及びエミッタ領域（２０）を形戊するよ
うになす。After that, a semiconductor film (18) is formed in the opening (17),
An intrinsic base region (19) and an emitter region (20) are formed by impurity diffusion from this semiconductor film (18).
上述の本発明製法においては、半導体膜（８）に対して
ベース取出し電極の外形に対応するパターニングと開口
（１３〉の形成とを同一のエッチング工程で行うので、
従来よりもレジストマスク工程及びエッチング工程が１
回ずつ削減され、工程が簡素化されると共に、工程の削
減で加工精度が向上する。しかも、半導体膜（８）のエ
ッチング終点検出が、絶縁膜（７）上の半導体膜（８）
を用いてレーザーエンドポイント法、ガスエミッション
法等を用いて確実に行えるので、半導体領域（４＾）と
半導体膜（８）の選択比がとれない開口（１３）に対応
する部分の半導体膜（８）のエッチングに対しても選択
エッチングが可能となり、その下の半導体領域のエッチ
ングが防止される。従って、均一な性能の半導体装置の
製造が可能となる。In the above-described manufacturing method of the present invention, patterning of the semiconductor film (8) corresponding to the outer shape of the base lead-out electrode and formation of the opening (13) are performed in the same etching process.
One resist mask process and one etching process compared to conventional methods
The number of steps is reduced, the process is simplified, and the processing accuracy is improved by reducing the number of steps. Moreover, the etching end point of the semiconductor film (8) can be detected by etching the semiconductor film (8) on the insulating film (7).
It can be reliably performed using a laser end point method, a gas emission method, etc., so that the semiconductor film ( Selective etching is also possible with respect to etching 8), and etching of the semiconductor region underneath is prevented. Therefore, it is possible to manufacture semiconductor devices with uniform performance.
〔実施例〕
以下、第１図を用いて本発明に係る超高速バイポーラト
ランジスタの製法の実施例を説明する。[Example] Hereinafter, an example of the method for manufacturing an ultrahigh-speed bipolar transistor according to the present invention will be described with reference to FIG.
尚、図面中、第２図と対応する部分には同一符号を付し
て重複説明を省略する。本例においては、第１図Ａに示
すように、第１導電形例えばｐ形のシリコン基板（１）
上に第２導電形即ちｎ形のコレクタ埋込み領域（２）、
ｐ形チャンネルストップ領域（３）、フィールド絶縁膜
（６）にて区分されたエビタキシャル層によるｎ形領域
（４Ａ）、コレクタ取出し領域（５）を形成し、さらに
表面に形成した絶縁膜例えば薄いＳｉｎ．膜（７）のｎ
形領域（４Ａ〉に対応した部分を開口した後、全面にペ
ース取出し電極となる第１の多結晶シリコン膜（８）を
ＣＶＤ法により形成し、この多結晶シリコン膜（８）に
ｐ形不純物のボロン（２７）をイオン注入する。なお、
ペース取出し電極をポリサイド膜で形成する場合には、
このｐ＋多結晶シリコン膜（８）上に例えばタングステ
ンシリサイド（ＷＳｉｘ）膜をＣＶＤ或いはスパッタ蒸
着により形或する。In the drawings, parts corresponding to those in FIG. 2 are designated by the same reference numerals, and redundant explanation will be omitted. In this example, as shown in FIG. 1A, a silicon substrate (1) of a first conductivity type, for example, a p-type,
a collector buried region (2) of a second conductivity type, i.e., n-type, on top;
A p-type channel stop region (3), an n-type region (4A) by an epitaxial layer separated by a field insulating film (6), and a collector extraction region (5) are formed, and an insulating film, for example a thin one, is formed on the surface. Sin. n of membrane (7)
After opening a portion corresponding to the shaped region (4A), a first polycrystalline silicon film (8) which will become a paste extraction electrode is formed on the entire surface by CVD method, and p-type impurity is added to this polycrystalline silicon film (8). Boron (27) is ion-implanted.
When forming the pace extraction electrode with polycide film,
For example, a tungsten silicide (WSix) film is formed on this p+ polycrystalline silicon film (8) by CVD or sputter deposition.
次に、第１図Ｂに示すように、多結晶シリコン膜（８）
上にＣＶＤ法によりＳｉｎ２膜（１０）を被着形或し、
さらに、このＳｉｎ．膜（１０）上にレジストマスク（
２５）を選択的に形成する。このレジストマスク（２５
〉はベース取出し電極のパターンに対応したパターンを
もって形戊される。Next, as shown in FIG. 1B, a polycrystalline silicon film (8) is formed.
A Sin2 film (10) is deposited on top by CVD method, or
Furthermore, this Sin. A resist mask (
25) is selectively formed. This resist mask (25
) is formed with a pattern corresponding to the pattern of the base lead-out electrode.
次に、第１図Ｃに示すようにレジストマスク（２５）を
介してＳｉｎ２膜（１０）及びｐ゛多結晶シリコン膜（
８）をドライエッチング例えばＲＩＥにより選択エッチ
ングしてベース取出し電極（１２）を形成する。Next, as shown in FIG. 1C, the Sin2 film (10) and the polycrystalline silicon film (
8) is selectively etched by dry etching, for example RIE, to form a base extraction electrode (12).
即ち、このエッチング工程でベース取出し電極の外形に
対応した゛パターニングと、真性ペース領域及びエミッ
タ領域を形或すべき活性部に対応する？口（１３）の形
戊とを同時に行う。このとき、ｐ゛多結晶シリコン膜（
８）の下は大部分がＳｉＯ■膜（７）であるために、こ
のＳｉｎ２膜（７）上のｐ゛多結晶シリコン膜（８）で
のエッチングの終点検出を例えはレーザーエンドポイン
ト法、或はガスエミッション法等の手段を用いて行い、
この終点を検出した時点でｐ゛多結晶シリコン膜（８）
に対するエッチングを終了する。このエッチング終点検
出によってＳｉＯ■膜（７）上のｐ゛多結晶シリコン膜
（８ａ）は勿論のこと、開口（１３〉に対応するシリコ
ン領域（４Ａ〉上のｐ゛多結晶シリコン！（８ｂ）もシ
リコン［（４＾〉ヲエッチングすることなく、（エッチ
ングされたとしてもごくわずかのエッチングで）正確に
エッチングされる。That is, in this etching process, patterning is performed corresponding to the outer shape of the base lead-out electrode, and corresponding to the active region where the intrinsic space region and emitter region are to be formed. Shape the mouth (13) at the same time. At this time, p゛polycrystalline silicon film (
Since most of the area under 8) is a SiO2 film (7), the etching end point of the p' polycrystalline silicon film (8) on this Si2 film (7) can be detected using a laser end point method, for example. Or by using means such as gas emission method,
When this end point is detected, p゛polycrystalline silicon film (8)
Finish etching. By detecting the etching end point, not only the p゛ polycrystalline silicon film (8a) on the SiO2 film (7) but also the p゛polycrystalline silicon! (8b) on the silicon region (4A>) corresponding to the opening (13>) are detected. Silicon is also etched accurately (with very little etching, if at all) without etching.
次に、第１図Ｄに示すように、この開口（１３）を通じ
てｐ形不純物のボロンをイオン注入し、領域（４Ａ）に
外部ベース領域と真性ベース領域とを接続するためのリ
ンクベース領域（１４）を形或する。次いで、ＣＶＤに
よるＳｉｎ２膜を被着形戊した後、熱処理してこのＣ
Ｖ ＤＳｉＯｚ膜をデンシファイする。Next, as shown in FIG. 1D, p-type impurity boron is ion-implanted through this opening (13), and the link base region (4A) is used to connect the external base region and the intrinsic base region. 14). Next, after depositing and forming a Sin2 film by CVD, heat treatment is performed to remove this C.
Densify the V DSiOz film.
このときの熱処理でベース取出し電極（１２）のｐ′″
シリコン膜からのボロン拡散で一部ベース領域（１６）
が形戊される。その後、エッチバックして開口（１３）
の内側壁及びペース取出し電極（１２）の外側壁にＳｉ
ｎ２によるサイドウォール（１５）を形或する。During this heat treatment, p''' of the base lead-out electrode (12)
Partial base region (16) due to boron diffusion from silicon film
is formed. After that, etch back and open (13)
and the outer wall of the pace extraction electrode (12).
Form the sidewall (15) by n2.
次に、第１図Ｅに示すように、サイドウォールで規制さ
れた開口（１７）にＣＶＤ法により最終的にエミッタ取
出し電極となる多結晶シリコン膜（１８）を形或し、こ
の多結晶シリコン膜（１８）にｐ形不純物例えばボロン
をイオン注入し、８００℃〜９００℃のアニールを行い
ボロンを拡散して真性ベース領域（１９）を形成し、次
いで多結晶シリコン膜（１８）にｎ形不純物例えばヒ素
をイオン注入し、８００℃〜１０００℃のアニールを行
いヒ素を拡敗してエミッタ領域（２０〉を形戊する。こ
のベース、エミッタ形或のアニール処理で同時にベース
取出し電極（１２）からボロンが拡散され最終的な外部
ベース領域（１６）が形戊される。しかる後、多結晶シ
リコン膜（ｌ８）をパターニングしてエミッタ取出し電
極とし、次いでコンタクトホールを形成し、メタル（例
えばＭ）によるベース電極（２１）、コレクタ電極（２
２）及？エミッタ電極（２３）を形成し、目的の超高速
バイポーラトランジスタ（２６）を得る。Next, as shown in FIG. 1E, a polycrystalline silicon film (18) that will eventually become an emitter extraction electrode is formed by CVD in the opening (17) regulated by the sidewall. A p-type impurity such as boron is ion-implanted into the film (18), annealed at 800°C to 900°C to diffuse the boron to form an intrinsic base region (19), and then an n-type impurity is implanted into the polycrystalline silicon film (18). An impurity such as arsenic is ion-implanted, and annealing is performed at 800°C to 1000°C to spread the arsenic and form an emitter region (20).This base, emitter shape, or annealing process simultaneously forms a base extraction electrode (12). The final external base region (16) is formed by diffusing boron.Then, the polycrystalline silicon film (l8) is patterned to form an emitter extraction electrode, and then a contact hole is formed and a metal (e.g. M ) base electrode (21) and collector electrode (2
2) What? An emitter electrode (23) is formed to obtain the desired ultrahigh-speed bipolar transistor (26).
上述の製法によれば、第１図Ｂ及びＣで示すように、ベ
ース取出し電極用のｐ゛多結晶シリコン膜（８）に対し
てその外形バターニングと活性部に対応する開口（１３
）の形戊とを同一のエッチング工程で行い最終的なベー
ス取出し電極〈１２）を形成することにより、従来に比
してレジストマスク工程及びエッチング工程を１回ずつ
削減することができると共に、加工精度を向上すること
ができる。そして、このｐ゛多結晶シリコン膜（８）の
エッチング工程では、ｐ゛多結晶シリコン膜（８）の下
地が大部分ＳｉＯ■膜（７）であるため、このＳｉｎ．
膜（７）上のｐ″″多結晶シリコン膜（８ａ）において
レーザーエンドポイント法又はガスエミッション法等に
よるエッチング終点検出が確実に行える。即ち、本例で
はＳｉＯ■膜（７）上のｐ“多結晶シリコン膜（８ａ）
を用いてエッチング終点検出を行うので、シリコン領域
（４Ａ）上のｐ゛多結晶シリコン膜（８ｂ）も下地のシ
リコン領域（４Ａ〉をエッチングせずに確実にエッチン
グすることができる。従って、活性部におけるｎ形領域
（４＾）の厚さのバラツキ、或は厚さが薄くなる等の不
都合が解消され、耐圧ＶＣＥＯ， ＶＣ！１Ｇ の低下
、トランジスタ性能のバラツキ等を招くことなく信頼性
の高い超高速バイボーラトランジスタを製造することが
できる。According to the above-mentioned manufacturing method, as shown in FIGS. 1B and 1C, the polycrystalline silicon film (8) for the base lead-out electrode is patterned in its external shape and the opening (13) corresponding to the active area is formed.
) in the same etching process to form the final base lead-out electrode (12), it is possible to reduce the resist mask process and the etching process by one compared to the conventional method, and also to reduce the processing time. Accuracy can be improved. In the etching step of this p' polycrystalline silicon film (8), since the base of the p' polycrystalline silicon film (8) is mostly the SiO2 film (7), this Sin.
The end point of etching can be reliably detected in the p'''' polycrystalline silicon film (8a) on the film (7) by a laser end point method, a gas emission method, or the like. That is, in this example, the p" polycrystalline silicon film (8a) on the SiO2 film (7)
Since the etching end point is detected by using the active Inconveniences such as variations in the thickness of the n-type region (4^) in the part or thinning of the thickness are eliminated, and reliability is improved without causing a decrease in breakdown voltage VCEO, VC!1G or variation in transistor performance. It is possible to manufacture high-speed ultrahigh-speed bibolar transistors.
本発明によれば、絶縁膜及びこの絶縁膜の開口に臨む第
１導電形半導体領域上の全面にベース取出し電極となる
第２導電形半導体膜を形戊し、この半導体領域に対する
ベース取出し電極の外形パターニングと半導体領域の活
性部が臨む開口の形或とを同一のエッチング工程で行う
ことにより工程の削減と共に加工精度の向上を図ること
ができる。同時に上記エッチング工程において、絶縁膜
上の半導体膜を用いてエッチングの終点検出を行うので
、半導体領域の活性部でのオーバーエッチングを防止す
ることができる。従って、トランジスタ性能にバラツキ
のない信頼性の高い半導体装置即ち超高速バイポーラト
ランジスタを製造することができる。According to the present invention, a second conductivity type semiconductor film serving as a base lead-out electrode is formed on the entire surface of an insulating film and a first conductivity type semiconductor region facing an opening in the insulating film, and a base lead-out electrode is formed with respect to the semiconductor region. By performing the external patterning and the shaping of the opening facing the active portion of the semiconductor region in the same etching process, it is possible to reduce the number of steps and improve processing accuracy. At the same time, in the etching step, the end point of etching is detected using the semiconductor film on the insulating film, so over-etching in the active portion of the semiconductor region can be prevented. Therefore, a highly reliable semiconductor device with no variation in transistor performance, that is, an ultrahigh-speed bipolar transistor can be manufactured.
第１図Ａ−Ｅは本発明による超高速パイポーラトランジ
スタの製法の実施例を示す製造工程図、第２図Ａ−Ｄは
従来の超高速バイポーラトランジスタの製法例を示す製
造工程図である。
（１）はシリコン基板、（２）はコレクタ埋込み領域、
（４Ａ）はｎ形領域、（６）はフィールド絶縁膜、（７
）は絶縁膜、（８）はｐ＋多結晶シリコン膜、（９）（
１１） （２５）はレジストマスク、（１８）は多結晶
シリコン膜、（１９〉は真性ベース領域、（２０）はエ
ミッタ領域である。
代
理
人
松
隈
秀
盛
第１
図
柾泉例１
第
ηFIGS. 1A to 1E are manufacturing process diagrams showing an example of a method for manufacturing an ultrahigh-speed bipolar transistor according to the present invention, and FIGS. 2A to 2D are manufacturing process diagrams showing an example of a conventional method for manufacturing an ultrahigh-speed bipolar transistor. (1) is a silicon substrate, (2) is a collector buried region,
(4A) is an n-type region, (6) is a field insulating film, (7
) is an insulating film, (8) is a p+ polycrystalline silicon film, (9) (
11) (25) is a resist mask, (18) is a polycrystalline silicon film, (19〉 is an intrinsic base region, and (20) is an emitter region. Proxy Hidemori Matsukuma 1st Figure Masaki Example 1th η
Claims (1)
領域上の全面にベース取出し電極となる第２導電形の半
導体膜を被着形成し、 前記半導体膜に対するベース取出し電極の外形に対応す
るパターニングと、前記半導体領域の活性部が臨む開口
の形成とを同一のエッチング工程で行い、 前記絶縁膜上の前記半導体膜を用いて前記エッチングの
終点検出を行うことを特徴とする半導体装置の製法。[Scope of Claims] A semiconductor film of a second conductivity type serving as a base extraction electrode is deposited on the entire surface of an insulating film and a semiconductor region of a first conductivity type facing an opening in the insulating film, and a base for the semiconductor film is formed. Patterning corresponding to the outer shape of the extraction electrode and forming an opening facing the active part of the semiconductor region are performed in the same etching process, and the end point of the etching is detected using the semiconductor film on the insulating film. Characteristic semiconductor device manufacturing method.
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP1308070A JPH03167830A (en) | 1989-11-28 | 1989-11-28 | Manufacture of semiconductor device |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP1308070A JPH03167830A (en) | 1989-11-28 | 1989-11-28 | Manufacture of semiconductor device |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH03167830A true JPH03167830A (en) | 1991-07-19 |
Family
ID=17976518
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP1308070A Pending JPH03167830A (en) | 1989-11-28 | 1989-11-28 | Manufacture of semiconductor device |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH03167830A (en) |
-
1989
- 1989-11-28 JP JP1308070A patent/JPH03167830A/en active Pending
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