JPH0353512Y2 - - Google Patents

Description

【考案の詳細な説明】 ［産業上の利用分野］ 本考案は、スイツチング素子に係り、特に、薄
膜トランジスタを多数個配列してなるスイツチン
グ素子の配線方法に関する。

［従来技術およびその問題点］ 半導体活性層としてアモルフアスシリコン等の
アモルフアス半導体を用いた薄膜トランジスタは
大面積化が容易であることから、密着型イメージ
センサ等の大面積デバイスのスイツチング素子と
して、近年注目されているデバイスである。

薄膜トランジスタの素子構造の代表例として
は、第４図に示す如く、ソースおよびドレイン電
極とゲート電極とによつてアモルフアスシリコン
からなる半導体活性層をはさんだスタガ構造があ
げられる。

この構造は、例えば、ガラス基板１０１上にゲ
ート電極１０２を形成し、この上にCVD法など
によつてゲート絶縁膜１０３を形成したのち、半
導体層としてのアモルフアスシリコンｉ層１０４
およびアモルフアスシリコンn⁺層１０５を形成
して、最後にソース電極１０６およびドレイン電
極１０７を形成することによつて作成される。こ
のソース電極およびドレイン電極のパターニング
に際して、ソースおよびドレイン電極の端縁がゲ
ート電極の端縁と一致し、整合しているのが望ま
しく、マスクアライメントに高い精度が必要とな
るだけでなく、ソースおよびドレイン電極の端縁
がゲート電極の端縁の外方にあると、チヤネルが
できない部分が生じて該トランジスタはオフのま
まであり、内方にくるとソース、ドレイン電極が
ゲート電極とオーバラツプするため、両者の間の
結合容量が増大して応答速度が遅くなるという問
題があつた。

これらの問題を解決するため、例えば、ソー
ス・ドレイン電極のパターニングを、レジスト塗
布後、ゲート電極をマスクとして基板側から光照
射を行ない、レジストパターンを形成するように
した自己整合型の薄膜トランジスタが提案されて
いる。

しかしながら、この自己整合型の薄膜トランジ
スタについても、第５図に示す如く多数個の薄膜
トランジスタを集積してスイツチング素子を形成
する場合、ゲート電極配線１′とソースおよびド
レイン電極配線２′，３′との交差によつて発生す
る容量が、実質的に前記の寄生容量と同等の効果
をもたらしてしまうという問題があつた。

本考案は、前記実情に鑑みてなされたもので、
ゲート電極配線と、ソースおよびドレイン電極配
線との交差によつて発生する容量を除去し、動作
特性の良好な薄膜トランジスタスイツチング素子
を提供することを目的とする。

［問題点を解決するための手段］ そこで、本考案では、多数個の薄膜トランジス
タのゲート電極を共通接続してなるスイツチング
素子において、ゲート電極を共通接続する共通ゲ
ート配線が各ゲート電極を含む１本の線分からな
るパターン形状をなし各ソース電極配線はすべて
該線分に対して一方の側に配設されると共に、各
ドレイン電極配線は他方の側に配設されている。

［作用］ すなわち、ゲート電極を共通接続する共通ゲー
ト配線に対して、各ソース電極配線および各ドレ
イン電極配線が夫々、一方の側に配設されている
ため、配線パターンの交差を皆無とすることがで
き、容量の発生を抑制することが可能となる。

［実施例］ 以下、本考案の実施例について、図面を参照し
つつ詳細に説明する。

第１図は、ゲート電極を共通接続する共通ゲー
ト配線をミアンダパターンとした薄膜トランジス
タスイツチング素子を示す上面図である。

このスイツチング素子は、ガラス基板（図示せ
ず）上に多数個の薄膜トランジスタT₁〜Tnを一
列に配列してなるもので、各薄膜トランジスタ
T₁〜Tnのゲート電極Ｇを共通接続するゲート配
線１のパターンはミアンダパターン（ジグザグ状
パターン）からなる１本の分岐しない線分であ
り、各ソース配線２、およびドレイン配線３は
夫々上方および下方に向つて配設されている。

各薄膜トランジスタT₁〜T_oは、通常のスタガ
構造をなすもので、ガラス基板上に配設されたク
ロム薄膜からなるゲート電極Ｇと、酸化シリコン
膜からなるゲート絶縁膜（図示せず）と、水素化
アモルフアスシリコンｉ層（ａ−Si：Ｈ）からな
る半導体活性層Ａ、水素化アモルフアスシリコン
n⁺層からなるオーミツクコンタクト層（図示せ
ず）、アルミニウム薄膜からなるソースおよびド
レイン電極Ｓ，Ｄとが順次積層せしめられてなる
自己整合型の薄膜トランジスタである。そして、
ゲート配線１は、ゲート電極Ｇと、ソース・ドレ
イン配線２，３は、ソース・ドレイン電極Ｓ，Ｄ
と、夫々同一の工程で形成されるもので、夫々、
クロム薄膜、アルミニウム薄膜から構成されてい
る。

かかる配線構造によれば、ゲート配線とソー
ス・ドレイン配線との交差が皆無であるため、交
差による容量は０となり、動作特性の良好なスイ
ツチング素子を得ることができる。

また、本考案の変形例としては、第２図に示す
如く、薄膜トランジスタT₁〜T_oを階段状に配列
し、階段状のミアンダパターンからなるゲート配
線１１を形成するようにしてもよい。ソース・ド
レイン配線１２，１３については、前記実施例と
同様に夫々上方、および下方に向つて配設すれば
よい。

更に他の実施例として、第３図に示す如く、薄
膜トランジスタT₁〜T_oの各ゲート電極が一直線
上にあるように、薄膜トランジスタを配列し、一
直線状のゲート配線２１によつてゲート電極を共
通接続した構造も有効である。このとき、ソー
ス・ドレイン配線２２，２３は夫々上方、および
下方に向つて配設され、配線パターンとしては最
もシンプルな構造となつている。

なお、実施例では、スタガ構造の薄膜トランジ
スタを用いたが、必ずしもこれに限定されること
なく、本考案はプラナー構造等、他の構造の薄膜
トランジスタスイツチング素子にも有効である。

また、配線パターンの形状についても実施例に
限定されることなく適宜変更可能である。

［効果］ 以上説明してきたように、本考案のスイツチン
グ素子によれば、各薄膜トランジスタのゲート電
極を１本の分岐しない線分からなる配線パターン
（ゲート配線）によつて共通接続すると共に、各
ソース・ドレイン電極からの引き出し線（ソー
ス・ドレイン配線）を、該ゲート配線に対して、
夫々異なる方向に形成するようにしているため、
配線間の交差による容量は皆無となり、動作特性
の向上をはかることが可能となる。

【図面の簡単な説明】

第１図は、本考案実施例の薄膜トランジスタス
イツチング素子の配線構造を示す図、第２図およ
び第３図は、本考案の変形例を示す図、第４図
は、薄膜トランジスタの素子構造の１例を示す
図、第５図は、従来例の薄膜トランジスタスイツ
チング素子の配線構造を示す図である。 １０１…ガラス基板、１０２…ゲート電極、１
０３…ゲート絶縁膜、１０４…アモルフアスシリ
コンｉ層、１０５…アモルフアスシリコンn⁺層、
１０６…ソース電極、１０７…ドレイン電極、Ｇ
…ゲート電極、Ｓ…ソース電極、Ｄ…ドレイン電
極、Ａ…半導体活性層、１，１１，２１…ゲート
配線、２，１２，２２…ソース配線、３，１３，
２３…ドレイン配線。

Claims (1)

1. 【実用新案登録請求の範囲】 (1) 複数個の薄膜トランジスタのゲート電極を共
   通接続してなるスイツチング素子において、 各ゲート電極を共通接続する共通ゲート配線
   が各ゲート電極を含む１本の分岐しない配線パ
   ターンからなり、 各ソース電極配線は、該共通ゲート配線に対
   して一方の側に配設されると共に、 各ドレイン電極配線は、該共通ゲート配線に
   対して他方の側に配設されるようにしたことを
   特徴とするスイツチング素子。 (2) 前記薄膜トランジスタは１列に配列され、前
   記共通ゲート配線はミアンダパターンをなすよ
   うにしたことを特徴とする実用新案登録請求の
   範囲第(1)項記載のスイツチング素子。