JPS6292370A - 薄膜トランジスタ - Google Patents

薄膜トランジスタ

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JPS6292370A
JPS6292370A JP60231105A JP23110585A JPS6292370A JP S6292370 A JPS6292370 A JP S6292370A JP 60231105 A JP60231105 A JP 60231105A JP 23110585 A JP23110585 A JP 23110585A JP S6292370 A JPS6292370 A JP S6292370A
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polysilicon
gate
gate wiring
film transistor
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Kazuo Sunahara
砂原　和雄
Masahiko Suzuki
雅彦 鈴木
Kenkichi Suzuki
堅吉 鈴木
Kazuo Shirohashi
白橋　和男
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    • H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
    • H01L29/68—Types of semiconductor device ; Multistep manufacturing processes therefor controllable by only the electric current supplied, or only the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched
    • H01L29/76—Unipolar devices, e.g. field effect transistors
    • H01L29/772—Field effect transistors
    • H01L29/78—Field effect transistors with field effect produced by an insulated gate
    • H01L29/786—Thin film transistors, i.e. transistors with a channel being at least partly a thin film

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Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 〔発明の利用分野〕 本発明はオフ特性の向上に好適なポリシリコン薄膜トラ
ンジスタに関するものである。
〔発明の背景〕
従来のポリシリコン薄膜トランジスタは、オフ特性が悪
く、画像ディスプレイ等への適用は困難であった。この
ような問題を改善したものとしては、特開昭５８−１７
１８６０号公報に開示されているように薄膜トランジス
タを複数個直列接続し、その両端の電極をソース電極お
よびドレイン電極とするとともに、この複数個の薄膜ト
ランジスタのゲート電極をすべて共通接続することによ
り、オフ状態における個々のＰＮ接合に加わる電界集中
を弱め、接合リーク電流、すなわちオフ電流を減少させ
た薄膜トランジスタが提案されている。
この種の薄膜トランジスタは、第３図に示すような構造
を有しておυ、同図Ａは平面図、同図れは同図Ａの３Ｂ
−３Ｂ断面図を示したものである。
同図において、１は２個のゲート電極１ａ、１ｂを有す
るゲート配線、２は信号配線、３は半導体膜としてのポ
リシリコン配線、４は画素電極、５はパッシベーション
膜、６はゲート絶縁膜、Ｔはガラス基板であシ、ゲート
配線１とポリシリコン配線３とが平行に配列される領域
でトランジスタが構成されている。なお、８はソース領
域、９は不純物領域、１０はドレイン領域である。
しかしながら、このように２個のゲート電極ｊａ、ｊｂ
を備えた薄膜トランジスタは、ソース。
ドレイン間の電圧がせいぜい５ｖ程度しが印加できず、
一方、ゲート電圧は約２０Ｖ程度以上の高い電圧を印加
しガいとオンし々い。このためにゲート電極数をさらに
増大させる必要があるが、前述した構成による薄膜トラ
ンジスタでは、多大の面積を要し、例えば、画像ディス
プレイのスイッチング素子に適用すると、画素の開口率
を低下させるという問題があった。塘だ、周辺回路であ
るスキャナーに適用すると、集積化を低下させるなどの
問題があった。
〔発明の目的〕
本発明の目的は、画素電極の開口率を向上させることが
できるポリシリコン薄膜トランジスタを提供することに
ある。
本発明の他の目的は、ソース、ドレイン間電圧とゲート
電圧とのアンバランスを解消し、集積化を可能にしたポ
リシリコン薄膜トランジスタを提供することにある。
〔発明の概要〕 本発明の一実施例によれば、ゲート配線にポリシリコン
膜を複数回交差させてポリシリコン薄膜トランジスタを
構成することにより、トランジスタの形成領域を低減さ
せ画素電極の開口率を向上させたポリシリコ／薄膜トラ
ンジスタが提供される。
〔発明の実施例〕
次に図面を用いて本発明の実施例を詳細に説明する。
第１図は本発明によるポリシリコン薄膜トランジスタの
一実施例を示す要部平面図であり、前述の図と同一部分
は同一符号を付しである。同図において、ゲート配＠１
の下層には、ポリシリコン配線３′が蛇行状に４回折曲
され、図示しないゲート絶縁膜を介して交差させて形成
されておシ、このゲート配線１の蛇行状ポリシリコン配
線３′との交差部分にはそれぞれゲート電極１ｅ、ｉｄ
、ｌｅ　。
１ｆが形成されるとともに、このポリシリコン配線３′
内には４個のチャンネルが形成される。
このように構成されるポリシリコン薄膜トランジスタは
、次のようにして形成される。すなわち第３図（Ｂ）を
用いて説明すると、ガラス基板γ上にＬＰＣＶＤ法によ
シボリシリコン膜を形成した後に第１図に示すように蛇
行状にエツチングして蛇行状ポリシリコン配線３′を形
成する。しかる後、熱酸化によりゲート絶縁膜６を形成
した上にゲート電極ｉｃ、ｉｄ、１ｅ、ｉｆおよびゲー
ト配線１を形成し、パッシベーション膜５で絶縁した後
、コンタクト部にスルーホールを形成し、信号配線２お
よび画素電極４を形成して完成する。
このような構成によれば、ゲート配線１にポリシリコン
配線３′を複数回交差させ蛇行させたことにより、ゲー
ト配線１の周辺部のみに薄膜トランジスタを集中させて
形成することができる。また、ゲート配線１にポリシリ
コン配線３′を複数回交差させたことにより、その交差
部分にチャンネル部の個数を容易に複数化できるので、
薄膜トランジスタの集積度を向上させることができる。
第２図は本発明によるポリシリコン薄膜トランジスタの
他の実施例を示す要部平面図であシ、第１図と同一部分
は同一符号を付しである。同図において、第１図と異な
る点は、ゲート配線１′はポリシリコン配線３′と交差
する部分のみがパターン幅を大きくして形成されている
。
このよう表構成においても前述と全く同様の効果が得ら
れるとともに薄膜トランジスタの固有抵抗が増大できる
ので、表面リーク電流を低減させることができる。
〔発明の効果〕
以上説明したように本発明によれば、半導体膜としての
ポリシリコン膜とゲート配線とを複数回交差させたこと
により、ゲート配線の周辺部のみに集中させて薄膜トラ
ンジスタが形成できるので、ソース電極もしくはドレイ
ン電極に接続される画素電極の開口率を大幅に向上させ
ることができるとともに集積化が極めて容易に実現可能
となるなどの極めて優れた効果が得られる。
【図面の簡単な説明】
第１図は本発明によるポリシリコン薄膜トランジスタの
一実施例を示す要部平面図、第２図は本発明の他の実施
例を示す平面図、第３図（ａ）　、　（ｂ）は従来の構
成を説明する図である。 １ｅａｓｅゲート配線、１ｃ、１ｄ、１ｅ、１ｆ　ａｍ
・・ゲート電極、２・・・・信号配線、３′・・・・ポ
リシリコン配線、４・・・・画素電極、５・ｅｌｌ・パ
ッシベーション膜、６・・０・ケート絶縁膜、Ｉ・・・
・ガラス基板、８・・・・ソース領域、９・・・・不純
物領域、１０・・・・ドレイン領域。 ゛・１２、−１′ 第１図 第２図

Claims (1)

    【特許請求の範囲】
  1. 半導体層にポリシリコン膜を用い、このポリシリコン膜
    にソース、ドレインおよびゲート配線を備えた薄膜トラ
    ンジスタにおいて、前記ポリシリコン膜とゲート配線と
    を複数回交差させたことを特徴とする薄膜トランジスタ
    。
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