JP2804063B2 - 薄膜トランジスタ及び該トランジスタを用いたアクティブマトリクス回路基板並びに画像表示装置 - Google Patents
薄膜トランジスタ及び該トランジスタを用いたアクティブマトリクス回路基板並びに画像表示装置Info
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- JP2804063B2 JP2804063B2 JP3355789A JP3355789A JP2804063B2 JP 2804063 B2 JP2804063 B2 JP 2804063B2 JP 3355789 A JP3355789 A JP 3355789A JP 3355789 A JP3355789 A JP 3355789A JP 2804063 B2 JP2804063 B2 JP 2804063B2
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Description
【発明の詳細な説明】 〔産業上の利用分野〕 本発明はシリコンを主成分とする半導体膜を活性層と
した薄膜トランジスタ及び該トランジスタを用いたアク
ティブマトリクス回路基板並びに画像表示装置に関す
る。
した薄膜トランジスタ及び該トランジスタを用いたアク
ティブマトリクス回路基板並びに画像表示装置に関す
る。
従来、非晶質シリコン膜（amorphous Silicon,以下ａ
−Siと略す）を活性層とした薄膜トランジスタ（amorph
ous Silicon Thin Film Transistor,以下ａ−Si TFTと
略す）はアクティブマトリクス駆動型表示装置のスイッ
チング素子として注目されている。
−Siと略す）を活性層とした薄膜トランジスタ（amorph
ous Silicon Thin Film Transistor,以下ａ−Si TFTと
略す）はアクティブマトリクス駆動型表示装置のスイッ
チング素子として注目されている。
第６図（ａ）〜（ｄ）は従来のａ−Si TFTを例示する
断面図である。第６図（ａ）〜（ｄ）において、１は絶
縁性基板、２はゲート電極（第１の電極）、３はゲート
絶縁膜（第１の絶縁膜）、４はａ−Si膜、５はドレイン
電極（第２の電極）、６はソース電極（第３の電極）で
ある。第６図（ｃ），（ｄ）のａ−Si TFTは第2,第３の
電極5,6を第１の絶縁膜３とａ−Si膜４の間に挿入する
ので、第１の絶縁膜３とａ−Si膜４を連結成膜できな
い。そのため第６図（ａ），（ｂ）とくに第６図（ｂ）
の構造のａ−Si TFTが多く採用されている。なおこの種
のものに関連するものには例えば特開昭59−113666号公
報が挙げられる。
断面図である。第６図（ａ）〜（ｄ）において、１は絶
縁性基板、２はゲート電極（第１の電極）、３はゲート
絶縁膜（第１の絶縁膜）、４はａ−Si膜、５はドレイン
電極（第２の電極）、６はソース電極（第３の電極）で
ある。第６図（ｃ），（ｄ）のａ−Si TFTは第2,第３の
電極5,6を第１の絶縁膜３とａ−Si膜４の間に挿入する
ので、第１の絶縁膜３とａ−Si膜４を連結成膜できな
い。そのため第６図（ａ），（ｂ）とくに第６図（ｂ）
の構造のａ−Si TFTが多く採用されている。なおこの種
のものに関連するものには例えば特開昭59−113666号公
報が挙げられる。
上記従来技術は、第６図（ｂ）に示した断面構造のａ
−Si TFTでは、電流がａ−Si膜４の厚み方向に横切って
流れるので、ａ−Si膜４のバルク抵抗やａ−Si膜４と第
2,第３の電極5,6の間の界面状態の影響を受ける。
−Si TFTでは、電流がａ−Si膜４の厚み方向に横切って
流れるので、ａ−Si膜４のバルク抵抗やａ−Si膜４と第
2,第３の電極5,6の間の界面状態の影響を受ける。
そこで、これを防ぐため第７図（ａ）に示すように、
第2,第３の電極5,6とシリコン系膜（ａ−Si膜）４の間
にリンＰをドープしたｎ型のシリコン系薄膜（ａ−Si
膜）51,61を挿入するようにできる。これによると第2,
第３の電極5,6部での接触抵抗をかなり低減できるが、
これより得られるａ−Si TFTの移動度は0.3〜0.5cm2/V
・ｓが一般的である。また第2,第３の電極5,6とａ−Si
膜４の接触が改善されたとしても、製造工程の乱れによ
って劣化することも多く、オン電流がばらついて製造歩
留り低下の原因となる。そのためａ−Si TFTの特性向上
とくにオン電流の増大が待たれていた。
第2,第３の電極5,6とシリコン系膜（ａ−Si膜）４の間
にリンＰをドープしたｎ型のシリコン系薄膜（ａ−Si
膜）51,61を挿入するようにできる。これによると第2,
第３の電極5,6部での接触抵抗をかなり低減できるが、
これより得られるａ−Si TFTの移動度は0.3〜0.5cm2/V
・ｓが一般的である。また第2,第３の電極5,6とａ−Si
膜４の接触が改善されたとしても、製造工程の乱れによ
って劣化することも多く、オン電流がばらついて製造歩
留り低下の原因となる。そのためａ−Si TFTの特性向上
とくにオン電流の増大が待たれていた。
これに対して本発明者らによれば第７図（ｂ）に示す
ような断面構造のａ−Si TFTが考えられる。これはチャ
ネルの長さ方向（ドレイン電極５からみてソース電極６
の方向、あるいはソース電極６からみてドレイン電極５
の方向）でａ−Si膜４パターンをゲート電極２の長さよ
り少なくともａ−Si膜４の膜厚相当分以上短くして、該
ａ−Si膜４の両側を被覆するように第2,第３の電極5,6
を形成するものである。このａ−Si TFTにより1cm2/V・
ｓの実効移動度を再現性よく得られることが考えられる
が、しかしこの場合にはドレイン電流がａ−Si膜４パタ
ーンの大きさ特に第2,第３電極5,6方向の長さに大きく
依存する。したがってこのTFTで高いオン電流を得るた
めには、ａ−Si膜４パターンをチャネル長が短くなるよ
うに小さくする必要がある。ところがこのTFTを画像表
示装置用のアクティブマトリクス回路基板のスイッチン
グ素子に適用すると、基板の面積が大きいことや反り等
のためにホトエッチング加工にも限界があり、ａ−Si膜
パターンをそれ程小さくできない。そのため移動度が高
くなっても、それ程高いオン電流が期待できない可能性
がある。なお第７図（ｂ）の電極部にn+a−Si膜を挿入
することもできる。
ような断面構造のａ−Si TFTが考えられる。これはチャ
ネルの長さ方向（ドレイン電極５からみてソース電極６
の方向、あるいはソース電極６からみてドレイン電極５
の方向）でａ−Si膜４パターンをゲート電極２の長さよ
り少なくともａ−Si膜４の膜厚相当分以上短くして、該
ａ−Si膜４の両側を被覆するように第2,第３の電極5,6
を形成するものである。このａ−Si TFTにより1cm2/V・
ｓの実効移動度を再現性よく得られることが考えられる
が、しかしこの場合にはドレイン電流がａ−Si膜４パタ
ーンの大きさ特に第2,第３電極5,6方向の長さに大きく
依存する。したがってこのTFTで高いオン電流を得るた
めには、ａ−Si膜４パターンをチャネル長が短くなるよ
うに小さくする必要がある。ところがこのTFTを画像表
示装置用のアクティブマトリクス回路基板のスイッチン
グ素子に適用すると、基板の面積が大きいことや反り等
のためにホトエッチング加工にも限界があり、ａ−Si膜
パターンをそれ程小さくできない。そのため移動度が高
くなっても、それ程高いオン電流が期待できない可能性
がある。なお第７図（ｂ）の電極部にn+a−Si膜を挿入
することもできる。
本発明はａ−Si TFTの特性改善とくにオン電流の増大
を実現できる薄膜トランジスタ及び該トランジスタを用
いたアクティブマトリクス回路基板並びに画像表示装置
を提供するにある。
を実現できる薄膜トランジスタ及び該トランジスタを用
いたアクティブマトリクス回路基板並びに画像表示装置
を提供するにある。
上記目的は、絶縁性基板上のゲート電極（第１の電
極）と、該ゲート電極を被覆するゲート絶縁膜（第１の
絶縁膜）と、該ゲート絶縁膜（第１の絶縁膜）上に上記
ゲート電極（第１の電極）と重なり合い且つ存在領域を
限定して設けたシリコン主成分の半導体膜（ａ−Si膜）
パターンと、該半導体膜パターン上にその一部を被覆す
るように配置したドレイン電極（第２の電極）およびソ
ース電極（第３の電極）とからなる薄膜トランジスタに
おいて、上記半導体膜パターンのドレイン電極（第２の
電極）およびソース電極（第３の電極）と電気的接触を
とる領域の少なくともチャネルの長さ方向に対して直角
な横（幅）方向の領域をゲート電極（第１の電極）上の
内側になるように配置し、かつドレイン電極（第２の電
極）およびソース電極（第３の電極）のチャネルの幅方
向の領域の少なくとも一方を半導体パターンよりはみ出
るように配置して、該領域の半導体パターンの側壁を被
覆するように構成した薄膜トランジスタ、及び該薄膜ト
ランジスタを用いて構成したアクティブマトリクス回路
基板、並びに該アクティブマトリクス回路基板を用いて
構成した画像表示装置により達成される。
極）と、該ゲート電極を被覆するゲート絶縁膜（第１の
絶縁膜）と、該ゲート絶縁膜（第１の絶縁膜）上に上記
ゲート電極（第１の電極）と重なり合い且つ存在領域を
限定して設けたシリコン主成分の半導体膜（ａ−Si膜）
パターンと、該半導体膜パターン上にその一部を被覆す
るように配置したドレイン電極（第２の電極）およびソ
ース電極（第３の電極）とからなる薄膜トランジスタに
おいて、上記半導体膜パターンのドレイン電極（第２の
電極）およびソース電極（第３の電極）と電気的接触を
とる領域の少なくともチャネルの長さ方向に対して直角
な横（幅）方向の領域をゲート電極（第１の電極）上の
内側になるように配置し、かつドレイン電極（第２の電
極）およびソース電極（第３の電極）のチャネルの幅方
向の領域の少なくとも一方を半導体パターンよりはみ出
るように配置して、該領域の半導体パターンの側壁を被
覆するように構成した薄膜トランジスタ、及び該薄膜ト
ランジスタを用いて構成したアクティブマトリクス回路
基板、並びに該アクティブマトリクス回路基板を用いて
構成した画像表示装置により達成される。
より具体的には、絶縁性基板上に設けた第一の電極パ
ターンと、該第一の電極パターンを被覆した第一の絶縁
膜と、該第一の絶縁膜上に設けかつ該第一の電極パター
ンと少なくとも一部が重なるように設けた半導体膜パタ
ーンと、該半導体膜パターンの少なくとも一部と重なる
ように設けた第二及び第三の電極パターンとを備え、該
半導体膜パターンのチャネル長方向において該半導体膜
パターンの境界を該第一の電極パターンの境界と該第二
もしくは第三の電極パターンの境界との間に配置し、該
半導体膜パターンの境界と該第一の電極パターンの境界
のチャネル長方向の距離を該半導体膜の膜厚と同等以上
とし、該第一の絶縁膜上の該第一の電極パターンと該第
三の電極パターンとが重なる領域に該半導体膜パターン
の有する側壁であって該第二の電極パターンから該第三
の電極パターンへ向かうように形成した第一の側壁の一
部を配置するとともに、該第一の絶縁膜上の該第一の電
極パターンと該第二の電極パターンとが重なる領域に該
半導体膜パターンの有する側壁であって該第三の電極パ
ターンから該第二の電極パターンへ向かうように形成し
た第二の側壁の一部を配置したものである。
ターンと、該第一の電極パターンを被覆した第一の絶縁
膜と、該第一の絶縁膜上に設けかつ該第一の電極パター
ンと少なくとも一部が重なるように設けた半導体膜パタ
ーンと、該半導体膜パターンの少なくとも一部と重なる
ように設けた第二及び第三の電極パターンとを備え、該
半導体膜パターンのチャネル長方向において該半導体膜
パターンの境界を該第一の電極パターンの境界と該第二
もしくは第三の電極パターンの境界との間に配置し、該
半導体膜パターンの境界と該第一の電極パターンの境界
のチャネル長方向の距離を該半導体膜の膜厚と同等以上
とし、該第一の絶縁膜上の該第一の電極パターンと該第
三の電極パターンとが重なる領域に該半導体膜パターン
の有する側壁であって該第二の電極パターンから該第三
の電極パターンへ向かうように形成した第一の側壁の一
部を配置するとともに、該第一の絶縁膜上の該第一の電
極パターンと該第二の電極パターンとが重なる領域に該
半導体膜パターンの有する側壁であって該第三の電極パ
ターンから該第二の電極パターンへ向かうように形成し
た第二の側壁の一部を配置したものである。
また、絶縁性基板上に設けた第一の電極パターンと、
該第一の電極パターンを被覆した第一の絶縁膜と、該第
一の絶縁膜上に設けかつ該第一の電極パターンと少なく
とも一部が重なるように設けた半導体膜パターンと、該
半導体膜パターンの少なくとも一部と重なるように設け
た第二及び第三の電極パターンとを備え、該半導体膜パ
ターンのチャネル長方向において該半導体膜パターンの
境界を該第一の電極パターンの境界と該第二もしくは第
三の電極パターンの境界との間に配置し、該半導体膜パ
ターンの境界と該第一の電極パターンの境界のチャネル
長方向の距離を該半導体膜の膜厚と同等以上とし、該第
一の絶縁膜上の該第一の電極パターンと該第三の電極パ
ターンとが重なる領域に該半導体膜パターンの有するチ
ャネルの幅方向にある第一の側壁の一部を配置するとと
もに、該第一の絶縁膜上の該第一の電極パターンと該第
二の電極パターンとが重なる領域に該半導体膜パターン
の有するチャネルの幅方向にある第二の側壁の一部を配
置したものである。
該第一の電極パターンを被覆した第一の絶縁膜と、該第
一の絶縁膜上に設けかつ該第一の電極パターンと少なく
とも一部が重なるように設けた半導体膜パターンと、該
半導体膜パターンの少なくとも一部と重なるように設け
た第二及び第三の電極パターンとを備え、該半導体膜パ
ターンのチャネル長方向において該半導体膜パターンの
境界を該第一の電極パターンの境界と該第二もしくは第
三の電極パターンの境界との間に配置し、該半導体膜パ
ターンの境界と該第一の電極パターンの境界のチャネル
長方向の距離を該半導体膜の膜厚と同等以上とし、該第
一の絶縁膜上の該第一の電極パターンと該第三の電極パ
ターンとが重なる領域に該半導体膜パターンの有するチ
ャネルの幅方向にある第一の側壁の一部を配置するとと
もに、該第一の絶縁膜上の該第一の電極パターンと該第
二の電極パターンとが重なる領域に該半導体膜パターン
の有するチャネルの幅方向にある第二の側壁の一部を配
置したものである。
また、絶縁性基板上に設けた第一の電極パターンと、
該第一の電極パターンを被覆した第一の絶縁膜と、該第
一の絶縁膜上に設けかつ該第一の電極パターンと少なく
とも一部が重なるように設けた半導体膜パターンと、該
半導体膜パターンの少なくとも一部と重なるように設け
た第二及び第三の電極パターンとを備え、該半導体膜パ
ターンのチャネル長方向において該半導体膜パターンの
境界を該第一の電極パターンの境界と該第二もしくは第
三の電極パターンの境界との間に配置し、該半導体膜パ
ターンの境界と該第一の電極パターンの境界のチャネル
長方向の距離を該半導体膜の膜厚と同等以上とし、第一
の絶縁膜上の該第一の電極パターンと重なる領域に、該
半導体膜パターンの側壁であってチャネル長方向の一端
となる側壁とは異なる方向に存在する第一の側壁の一部
と該半導体膜パターンの側壁であってチャネル長方向の
他端となる側壁とは異なる方向に存在する第二の側壁の
一部を配置し、少なくとも該第一の側壁の一部を該第二
の電極パターンで被覆しかつ少なくとも該第二の側壁の
一部を該第三の電極パターンで被覆したものである。
該第一の電極パターンを被覆した第一の絶縁膜と、該第
一の絶縁膜上に設けかつ該第一の電極パターンと少なく
とも一部が重なるように設けた半導体膜パターンと、該
半導体膜パターンの少なくとも一部と重なるように設け
た第二及び第三の電極パターンとを備え、該半導体膜パ
ターンのチャネル長方向において該半導体膜パターンの
境界を該第一の電極パターンの境界と該第二もしくは第
三の電極パターンの境界との間に配置し、該半導体膜パ
ターンの境界と該第一の電極パターンの境界のチャネル
長方向の距離を該半導体膜の膜厚と同等以上とし、第一
の絶縁膜上の該第一の電極パターンと重なる領域に、該
半導体膜パターンの側壁であってチャネル長方向の一端
となる側壁とは異なる方向に存在する第一の側壁の一部
と該半導体膜パターンの側壁であってチャネル長方向の
他端となる側壁とは異なる方向に存在する第二の側壁の
一部を配置し、少なくとも該第一の側壁の一部を該第二
の電極パターンで被覆しかつ少なくとも該第二の側壁の
一部を該第三の電極パターンで被覆したものである。
また、表示画素電極と、第一のバスラインと、該第一
のバスラインと交差させて配置した第二のバスライン
と、該表示画素電極、該第一のバスライン及び該第二の
バスラインと電気的に接続する前述の薄膜トランジスタ
とを備えたものである。
のバスラインと交差させて配置した第二のバスライン
と、該表示画素電極、該第一のバスライン及び該第二の
バスラインと電気的に接続する前述の薄膜トランジスタ
とを備えたものである。
また、表示画素電極と、第一のバスラインと、該第一
のバスラインと交差させて配置した第二のバスライン
と、該表示画素電極、該第一のバスライン及び該第二の
バスラインと電気的に接続する前述の薄膜トランジスタ
とを有する第一の基板と、対向電極を有し、該第一の基
板に対向させて配置した第二の基板と、該第一の基板と
該第二の基板との間に充填された液晶材料とを備えたも
のである。
のバスラインと交差させて配置した第二のバスライン
と、該表示画素電極、該第一のバスライン及び該第二の
バスラインと電気的に接続する前述の薄膜トランジスタ
とを有する第一の基板と、対向電極を有し、該第一の基
板に対向させて配置した第二の基板と、該第一の基板と
該第二の基板との間に充填された液晶材料とを備えたも
のである。
上記薄膜トランジスタはゲート電極（第１の電極）上
に存在する半導体膜パターンの領域がゲート電極（第１
の電極）電圧を与えることにより低抵抗化して、この半
導体膜が低抵抗化する領域で該半導体膜とドレイン電極
（第２の電極）およびソース電極（第３の電極）の電気
的接触をとると、半導体膜のバルク抵抗や半導体膜と金
属膜の間の接触抵抗の影響を低く抑えることができて大
きなドレイン電流をとることができるから、したがって
本発明により半導体膜パターンのドレイン電極（第２電
極）およびソース電極（第３の電極）と電気的接触をと
るチャネル幅方向の領域の幅をゲート電極（第１の電
極）上の内側になるように配置して、かつチャネルの横
側に存在する半導体パターンの側壁をドレイン電極（第
２の電極）およびソース電極（第３の電極）パターンで
被覆すると、該半導体パターンの側壁もドレイン電極あ
るいはソース電極として働くようになる結果、薄膜トラ
ンジスタのチャネルの（チャネル幅）／（チャネル長）
比が等価的に大きくなるので薄膜トランジスタのオン電
流を大きくすることができ、したがってこのような薄膜
トランジスタにより構成したアクティブマトリクス回路
基板は各画素に設けた薄膜トランジスタの特性不良なも
のが著しく減少して高歩留りを実現でき、またこのアク
ティブマトリクス回路基板により構成した画像表示装置
は上記した薄膜トランジスタやそれにより構成したアク
ティブマトリクス回路基板のもつ特徴により、応答性改
善や画面むらをなくすことができる。
に存在する半導体膜パターンの領域がゲート電極（第１
の電極）電圧を与えることにより低抵抗化して、この半
導体膜が低抵抗化する領域で該半導体膜とドレイン電極
（第２の電極）およびソース電極（第３の電極）の電気
的接触をとると、半導体膜のバルク抵抗や半導体膜と金
属膜の間の接触抵抗の影響を低く抑えることができて大
きなドレイン電流をとることができるから、したがって
本発明により半導体膜パターンのドレイン電極（第２電
極）およびソース電極（第３の電極）と電気的接触をと
るチャネル幅方向の領域の幅をゲート電極（第１の電
極）上の内側になるように配置して、かつチャネルの横
側に存在する半導体パターンの側壁をドレイン電極（第
２の電極）およびソース電極（第３の電極）パターンで
被覆すると、該半導体パターンの側壁もドレイン電極あ
るいはソース電極として働くようになる結果、薄膜トラ
ンジスタのチャネルの（チャネル幅）／（チャネル長）
比が等価的に大きくなるので薄膜トランジスタのオン電
流を大きくすることができ、したがってこのような薄膜
トランジスタにより構成したアクティブマトリクス回路
基板は各画素に設けた薄膜トランジスタの特性不良なも
のが著しく減少して高歩留りを実現でき、またこのアク
ティブマトリクス回路基板により構成した画像表示装置
は上記した薄膜トランジスタやそれにより構成したアク
ティブマトリクス回路基板のもつ特徴により、応答性改
善や画面むらをなくすことができる。
以下に本発明の実施例を第１図から第５図により説明
する。
する。
第１図（ａ）〜（ｄ）は本発明による薄膜トランジス
タ及び該トランジスタを用いたアクティブマトリクス回
路基板の第１の実施例を示す部分平面図および各部断面
図である。第１図（ａ）〜（ｄ）において、本発明によ
る非晶質シリコン薄膜トランジスタａ−Si TFTをスイッ
チング素子とするアクティブマトリクス回路基板の一部
を示し、第１図（ａ）はａ−Si TFT部を中心にした平面
図、第１図（ｂ）はそのＡ−Ａ′断面図、第１図（ｃ）
はそのＢ−Ｂ′断面図、第１図（ｄ）はそのＣ−Ｃ′断
面図である。
タ及び該トランジスタを用いたアクティブマトリクス回
路基板の第１の実施例を示す部分平面図および各部断面
図である。第１図（ａ）〜（ｄ）において、本発明によ
る非晶質シリコン薄膜トランジスタａ−Si TFTをスイッ
チング素子とするアクティブマトリクス回路基板の一部
を示し、第１図（ａ）はａ−Si TFT部を中心にした平面
図、第１図（ｂ）はそのＡ−Ａ′断面図、第１図（ｃ）
はそのＢ−Ｂ′断面図、第１図（ｄ）はそのＣ−Ｃ′断
面図である。
第１図（ａ）〜（ｄ）において、１はガラス板等の絶
縁性基板、２はクロムCr等の金属膜からなる第１の電極
（ゲート電極）、３はシリコン窒化膜等の絶縁膜からな
る第１の絶縁膜（ゲート絶縁膜）、４はシリコンを主成
分とする半導体膜（ａ−Si膜）、５はアルミニウムAl等
の金属膜からなる第２の電極（ドレイン電極）、６は同
じくAl等の金属膜からなる第３の電極（ソース電極）、
７はITO（Indium Tin Oxide,酸化インジウムと酸化すず
の混合物）膜等の透明導電膜からなる表示画素電極、８
はゲート線（ゲートバスライン、走査線）、９はドレイ
ン線（ドレインバスライン、信号線、データ線）であ
る。第１図（ａ）の円で囲んだ部分がTFT部であり、第
１図（ｄ）がそのドレイン電極５からソース電極６にか
けての断面図である。第１図（ａ）の第１の電極２とゲ
ート線８、第２の電極５とドレイン線９がそれぞれ接続
されている。第１図（ｂ）はドレイン電極部のドレイン
電極５によるａ−Si膜４の被覆の様子、第１図（ｃ）は
ソース電極部のソース電極６によるａ−Si膜４の被覆の
様子を示す。
縁性基板、２はクロムCr等の金属膜からなる第１の電極
（ゲート電極）、３はシリコン窒化膜等の絶縁膜からな
る第１の絶縁膜（ゲート絶縁膜）、４はシリコンを主成
分とする半導体膜（ａ−Si膜）、５はアルミニウムAl等
の金属膜からなる第２の電極（ドレイン電極）、６は同
じくAl等の金属膜からなる第３の電極（ソース電極）、
７はITO（Indium Tin Oxide,酸化インジウムと酸化すず
の混合物）膜等の透明導電膜からなる表示画素電極、８
はゲート線（ゲートバスライン、走査線）、９はドレイ
ン線（ドレインバスライン、信号線、データ線）であ
る。第１図（ａ）の円で囲んだ部分がTFT部であり、第
１図（ｄ）がそのドレイン電極５からソース電極６にか
けての断面図である。第１図（ａ）の第１の電極２とゲ
ート線８、第２の電極５とドレイン線９がそれぞれ接続
されている。第１図（ｂ）はドレイン電極部のドレイン
電極５によるａ−Si膜４の被覆の様子、第１図（ｃ）は
ソース電極部のソース電極６によるａ−Si膜４の被覆の
様子を示す。
本発明の特徴は、ａ−Si膜４とドレイン電極５および
ソース電極６の接触部のａ−Si膜４をチャネルの長さ方
向に対して直角な横（幅）方向において第１図（ｂ），
（ｃ）に示すようにゲート電極２の上に配置し、かつａ
−Si膜４パターンのチャネルの長さ方向に対して直角な
横方向に存在する側壁（端面）をドレイン電極５および
ソース電極６で被覆した点にある。ここではａ−Si膜４
の両側壁（側面）を被覆しているが、片側のみを被覆し
てもよく、等価的に（チャネル幅）／（チャネル長）比
が大きくなるので、オン電流が増大する。なお本実施例
では、ａ−Si TFTでも1cm2/V・ｓ程度の移動度を得るこ
とができるように、第１図（ｄ）すなわち第７図（ｂ）
に示すようにチャネルの長さ方向でａ−Si膜４パターン
をゲート電極２の長さより少なくともａ−Si膜４の膜厚
相当分以上短くして、ドレイン電極５およびソース電極
６を形成している。
ソース電極６の接触部のａ−Si膜４をチャネルの長さ方
向に対して直角な横（幅）方向において第１図（ｂ），
（ｃ）に示すようにゲート電極２の上に配置し、かつａ
−Si膜４パターンのチャネルの長さ方向に対して直角な
横方向に存在する側壁（端面）をドレイン電極５および
ソース電極６で被覆した点にある。ここではａ−Si膜４
の両側壁（側面）を被覆しているが、片側のみを被覆し
てもよく、等価的に（チャネル幅）／（チャネル長）比
が大きくなるので、オン電流が増大する。なお本実施例
では、ａ−Si TFTでも1cm2/V・ｓ程度の移動度を得るこ
とができるように、第１図（ｄ）すなわち第７図（ｂ）
に示すようにチャネルの長さ方向でａ−Si膜４パターン
をゲート電極２の長さより少なくともａ−Si膜４の膜厚
相当分以上短くして、ドレイン電極５およびソース電極
６を形成している。
第２図は第１図のａ−Si TFTのドレイン電流の平方根 とゲート電圧（Ｖ）の関係を示す特性例図である。第２
図において、特性Ａは第１図の本実施例のａ−Si TFTに
対して得られたデータ、特性B1は従来の第７図（ａ）の
ａ−Si TFTに対して得られたデータ、特性B2は従来の第
７図（ａ）でn+a−Si膜51,61を挿入しない場合のａ−Si
TFTに対して得られたデータ、特性B3は第７図（ｂ）の
ａ−Si TFT（電極部にn+a−Si膜を用いていない）に対
して得られるデータである。ここで第１図の本実施例の
特性Ａに対してはａ−Si膜４を100μｍ×100μｍの島状
パターンとし、ドレイン電極５およびソース電極６の幅
を120μｍとし、ドレイン電極５とソース電極６の間隔
を10μｍとした。他の特性B1〜B3に対してはａ−Si膜４
を120μｍ（幅）×100μｍ（長さ）の島状パターンと
し、ドレイン電極５およびソース電極６の幅を100μｍ
とし、ドレイン電極５とソース電極６の間隔を10μｍと
した。またａ−Si膜４およびゲート絶縁膜３の厚みは全
て同じとした。したがって見かけ上は全てチャネル幅が
100μｍで、チャネル長が10μｍのａ−Si TFTとなる。
図において、特性Ａは第１図の本実施例のａ−Si TFTに
対して得られたデータ、特性B1は従来の第７図（ａ）の
ａ−Si TFTに対して得られたデータ、特性B2は従来の第
７図（ａ）でn+a−Si膜51,61を挿入しない場合のａ−Si
TFTに対して得られたデータ、特性B3は第７図（ｂ）の
ａ−Si TFT（電極部にn+a−Si膜を用いていない）に対
して得られるデータである。ここで第１図の本実施例の
特性Ａに対してはａ−Si膜４を100μｍ×100μｍの島状
パターンとし、ドレイン電極５およびソース電極６の幅
を120μｍとし、ドレイン電極５とソース電極６の間隔
を10μｍとした。他の特性B1〜B3に対してはａ−Si膜４
を120μｍ（幅）×100μｍ（長さ）の島状パターンと
し、ドレイン電極５およびソース電極６の幅を100μｍ
とし、ドレイン電極５とソース電極６の間隔を10μｍと
した。またａ−Si膜４およびゲート絶縁膜３の厚みは全
て同じとした。したがって見かけ上は全てチャネル幅が
100μｍで、チャネル長が10μｍのａ−Si TFTとなる。
しかし特性B3の第７図（ｂ）のａ−Si TFTではａ−Si
膜４の全体がチャネルとなるので、（チャネル幅）／
（チャネル長）比は１と小さな値になる。特性Ａの第１
図の本発明によるａ−Si TFTの場合にも、ドレイン電極
５およびソース電極６によるａ−Si膜４の被膜状態の違
いを除けば特性B3と同じである。特性B1では第７図
（ａ）のn+a−Si膜51,61による電極部での接触抵抗の低
減もあり、0.3cm2/V・ｓの実効移動度が得られた。特性
B2では電極部の大きな接触抵抗のため、ドレイン電流Ip
は大幅に低減した。これに対して特性B3では1cm2/V・ｓ
の実効移動度が得られるが、（チャネル幅）／（チャネ
ル長）比が小さいため、特性B1の（チャネル幅）／（チ
ャネル長）比が10のものよりもドレイン電流Ipレベルが
低下する。特性Ａの本発明によるａ−Si TFTでは基本的
なチャネル領域は特性B3の第７図（ｂ）のものと同じで
あるが、ドレイン電流Ipは特性B3の５倍以上となり、特
性B1の２倍以上に大きくなった。実効移動度が特性B3の
ものと同じとすると、（チャネル幅）／（チャネル長）
比が５倍以上になったことになる。
膜４の全体がチャネルとなるので、（チャネル幅）／
（チャネル長）比は１と小さな値になる。特性Ａの第１
図の本発明によるａ−Si TFTの場合にも、ドレイン電極
５およびソース電極６によるａ−Si膜４の被膜状態の違
いを除けば特性B3と同じである。特性B1では第７図
（ａ）のn+a−Si膜51,61による電極部での接触抵抗の低
減もあり、0.3cm2/V・ｓの実効移動度が得られた。特性
B2では電極部の大きな接触抵抗のため、ドレイン電流Ip
は大幅に低減した。これに対して特性B3では1cm2/V・ｓ
の実効移動度が得られるが、（チャネル幅）／（チャネ
ル長）比が小さいため、特性B1の（チャネル幅）／（チ
ャネル長）比が10のものよりもドレイン電流Ipレベルが
低下する。特性Ａの本発明によるａ−Si TFTでは基本的
なチャネル領域は特性B3の第７図（ｂ）のものと同じで
あるが、ドレイン電流Ipは特性B3の５倍以上となり、特
性B1の２倍以上に大きくなった。実効移動度が特性B3の
ものと同じとすると、（チャネル幅）／（チャネル長）
比が５倍以上になったことになる。
このように本実施例によれば、ａ−Si膜４とドレイン
電極５、ソース電極６のコンタクト部のａ−Si膜４の側
壁をゲート電極２上に配置し、この側壁を被覆するよう
にドレイン電極５およびソース電極６を設けたことによ
り、従来の加工精度でも大きなオン電流を得ることがで
き、またａ−Si膜４のドレイン電極５、ソース電極６方
向の長さを短くしていくと、更に大きな（チャネル幅）
／（チャネル長）比を得ることができるので、更に大き
なドレイン電流（オン電流）が得られる。
電極５、ソース電極６のコンタクト部のａ−Si膜４の側
壁をゲート電極２上に配置し、この側壁を被覆するよう
にドレイン電極５およびソース電極６を設けたことによ
り、従来の加工精度でも大きなオン電流を得ることがで
き、またａ−Si膜４のドレイン電極５、ソース電極６方
向の長さを短くしていくと、更に大きな（チャネル幅）
／（チャネル長）比を得ることができるので、更に大き
なドレイン電流（オン電流）が得られる。
第３図（ａ），（ｂ）は本発明による薄膜トランジス
タ及び該トランジスタを用いたアクティブマトリクス回
路基板の第２の実施例を示す部分平面図および断面図で
ある。第３図（ａ），（ｂ）において、本発明によるａ
−Si TFTをスイッチング素子とするアクティブマトリク
ス回路基板の一部を示し、第３図（ａ）はａ−Si TFT部
を中心とした平面図、第３図（ｂ）はそのＡ−Ａ′断面
図である。第３図（ａ），（ｂ）の第１図（ａ）〜
（ｄ）と同一符号は相当部分を示す。本実施例のａ−Si
TFTは、第３図（ａ）のＡ−Ａ′断面を示す第３図
（ｂ）の断面構造に第７図（ａ）を用いており、ａ−Si
膜４とドレイン電極５およびソース電極６の間にｎ型シ
リコン膜51,61を挿入している点が、第１の実施例の第
１図（ａ）の動方向Ｃ−Ｃ′断面を示す第１図（ｄ）の
断面構造に第７図（ｂ）を用いているものと異なる。本
実施例においても本発明の特徴は、第３図（ａ）のａ−
Si TFT部のａ−Si膜４とドレイン電極５およびソース電
極６の接触部のａ−Si膜をチャネルの長さ方向に対して
直角な横（幅）方向において、第１図（ｂ），（ｃ）と
同様にゲート電極２の上に配置し、ａ−Si膜４パターン
のチャネルの長さ方向に対して直角な横方向に存在する
側壁（端面）をドレイン電極５およびソース電極６で被
覆した点にある。
タ及び該トランジスタを用いたアクティブマトリクス回
路基板の第２の実施例を示す部分平面図および断面図で
ある。第３図（ａ），（ｂ）において、本発明によるａ
−Si TFTをスイッチング素子とするアクティブマトリク
ス回路基板の一部を示し、第３図（ａ）はａ−Si TFT部
を中心とした平面図、第３図（ｂ）はそのＡ−Ａ′断面
図である。第３図（ａ），（ｂ）の第１図（ａ）〜
（ｄ）と同一符号は相当部分を示す。本実施例のａ−Si
TFTは、第３図（ａ）のＡ−Ａ′断面を示す第３図
（ｂ）の断面構造に第７図（ａ）を用いており、ａ−Si
膜４とドレイン電極５およびソース電極６の間にｎ型シ
リコン膜51,61を挿入している点が、第１の実施例の第
１図（ａ）の動方向Ｃ−Ｃ′断面を示す第１図（ｄ）の
断面構造に第７図（ｂ）を用いているものと異なる。本
実施例においても本発明の特徴は、第３図（ａ）のａ−
Si TFT部のａ−Si膜４とドレイン電極５およびソース電
極６の接触部のａ−Si膜をチャネルの長さ方向に対して
直角な横（幅）方向において、第１図（ｂ），（ｃ）と
同様にゲート電極２の上に配置し、ａ−Si膜４パターン
のチャネルの長さ方向に対して直角な横方向に存在する
側壁（端面）をドレイン電極５およびソース電極６で被
覆した点にある。
本実施例によれば、ａ−Si TFTのチャネルの長さ方向
の断面構造に第７図（ａ）を用いているので、（チャネ
ル幅）／（チャネル長）比がドレイン電極５およびソー
ス電極６のパターニングで決定できるため、第７図
（ｂ）を用いるものに比べて大きくなる。しかしａ−Si
膜４のバルク抵抗やn+a−Si膜51,61とドレイン電極５お
よびソース電極６の接触抵抗のためにオン電流が制限さ
れ、0.3〜0.5cm2/V・ｓの移動度となることが多く、素
子ばらつきも発生しやすい。ところが本発明を適用する
ことによりａ−Si膜５のチャネルの横（幅）方向側面か
らも電流が流れるようになり、オン電流が増大する。こ
の効果は第１の実施例とほぼ同等である。
の断面構造に第７図（ａ）を用いているので、（チャネ
ル幅）／（チャネル長）比がドレイン電極５およびソー
ス電極６のパターニングで決定できるため、第７図
（ｂ）を用いるものに比べて大きくなる。しかしａ−Si
膜４のバルク抵抗やn+a−Si膜51,61とドレイン電極５お
よびソース電極６の接触抵抗のためにオン電流が制限さ
れ、0.3〜0.5cm2/V・ｓの移動度となることが多く、素
子ばらつきも発生しやすい。ところが本発明を適用する
ことによりａ−Si膜５のチャネルの横（幅）方向側面か
らも電流が流れるようになり、オン電流が増大する。こ
の効果は第１の実施例とほぼ同等である。
第４図（ａ），（ｂ）は本発明による薄膜トランジス
タ及び該トランジスタを用いたアクティブマトリクス回
路基板の第３の実施例を示す部分平面図および断面図で
ある。第４図（ａ），（ｂ）において、本発明によるａ
−Si TFTをスイッチング素子とするアクティブマトリク
ス回路基板の一部を示し、第４図（ａ）はａ−Si TFT部
を中心とした平面図、第４図（ｂ）はそのＡ−Ａ′断面
図である。本実施例は第１図（ａ）〜（ｄ）の第１の実
施例において、ドレイン線９と表示画素電極７の接続を
複数３個のａ−Si TFTで行ったものである。本実施例の
ようにして、（チャネル幅）／（チャネル長）比を大き
くしてオン電流の増大を図る場合には、１個のTFTを用
いるよりもチャネル幅の小さいTFTを複数個並べて、ａ
−Si膜４とドレイン電極５、ソース電極６の形成に本発
明を適用し、ａ−Si膜４をチャネルの長さ方向に対して
直角な横方向においてゲート電極２上に配置し、ａ−Si
膜４のチャネルの長さ方向に対して直角な方向に存在す
る側壁をドレイン電極５、ソース電極６で被覆する方が
効果的である。
タ及び該トランジスタを用いたアクティブマトリクス回
路基板の第３の実施例を示す部分平面図および断面図で
ある。第４図（ａ），（ｂ）において、本発明によるａ
−Si TFTをスイッチング素子とするアクティブマトリク
ス回路基板の一部を示し、第４図（ａ）はａ−Si TFT部
を中心とした平面図、第４図（ｂ）はそのＡ−Ａ′断面
図である。本実施例は第１図（ａ）〜（ｄ）の第１の実
施例において、ドレイン線９と表示画素電極７の接続を
複数３個のａ−Si TFTで行ったものである。本実施例の
ようにして、（チャネル幅）／（チャネル長）比を大き
くしてオン電流の増大を図る場合には、１個のTFTを用
いるよりもチャネル幅の小さいTFTを複数個並べて、ａ
−Si膜４とドレイン電極５、ソース電極６の形成に本発
明を適用し、ａ−Si膜４をチャネルの長さ方向に対して
直角な横方向においてゲート電極２上に配置し、ａ−Si
膜４のチャネルの長さ方向に対して直角な方向に存在す
る側壁をドレイン電極５、ソース電極６で被覆する方が
効果的である。
本実施例によれば、たとえば１個のTFTを用いてａ−S
i膜４とドレイン電極５およびソース電極６のパターン
寸法を変えて（チャネル幅）／（チャネル長）比を４の
値にするより、ａ−Si膜４を分割して（チャネル幅）／
（チャネル長）比が１の値の小さな３個のTFTとして、
ドレイン電極部とソース電極部に本発明を適用すること
により、（チャネル幅）／（チャネル長）比を等価的に
15に近い値にできる。これは各TFTにおいて（チャネル
幅）／（チャネル長）比を等価的に５に近い値にできる
からである。このことは第１の実施例からも容易にわか
る。また本発明を適用することにより、見かけ上のチャ
ネル長を大きくしても大きなオン電流が得られるので、
TFTのオフ電流を低くできる効果がある。
i膜４とドレイン電極５およびソース電極６のパターン
寸法を変えて（チャネル幅）／（チャネル長）比を４の
値にするより、ａ−Si膜４を分割して（チャネル幅）／
（チャネル長）比が１の値の小さな３個のTFTとして、
ドレイン電極部とソース電極部に本発明を適用すること
により、（チャネル幅）／（チャネル長）比を等価的に
15に近い値にできる。これは各TFTにおいて（チャネル
幅）／（チャネル長）比を等価的に５に近い値にできる
からである。このことは第１の実施例からも容易にわか
る。また本発明を適用することにより、見かけ上のチャ
ネル長を大きくしても大きなオン電流が得られるので、
TFTのオフ電流を低くできる効果がある。
第５図（ａ），（ｂ）は本発明による薄膜トランジス
タを用いたアクティブマトリクス回路基板を使用した画
像表示装置の一実施例を示す要部平面図および断面図で
ある。第５図（ａ），（ｂ）において、例えば第１図
（ａ）〜（ｄ）の本発明によるａ−Si TFTをスイッチン
グ素子とするアクティブマトリクス回路基板を用いた液
晶表示装置からなる画像表示装置の一実施例を示し、第
５図（ａ）は要部の平面図、第５図（ｂ）はその断面図
である。第５図（ａ），（ｂ）の70は例えば第１図
（ａ）〜（ｄ）に示したａ−Si TFTを用いたアクティブ
マトリクス回路基板で、１〜７は第１図（ａ）〜（ｄ）
の同一符号と同二部分を示す。20は偏光板、１はガラス
板、21はカラーフィルタ、23は透明導電膜からなる表示
画素電極７の対向電極で同じく透明導電膜から構成され
ているもの、22,26はそれぞれ保護膜、24は配向膜、25
は空隙に充填された液晶である。
タを用いたアクティブマトリクス回路基板を使用した画
像表示装置の一実施例を示す要部平面図および断面図で
ある。第５図（ａ），（ｂ）において、例えば第１図
（ａ）〜（ｄ）の本発明によるａ−Si TFTをスイッチン
グ素子とするアクティブマトリクス回路基板を用いた液
晶表示装置からなる画像表示装置の一実施例を示し、第
５図（ａ）は要部の平面図、第５図（ｂ）はその断面図
である。第５図（ａ），（ｂ）の70は例えば第１図
（ａ）〜（ｄ）に示したａ−Si TFTを用いたアクティブ
マトリクス回路基板で、１〜７は第１図（ａ）〜（ｄ）
の同一符号と同二部分を示す。20は偏光板、１はガラス
板、21はカラーフィルタ、23は透明導電膜からなる表示
画素電極７の対向電極で同じく透明導電膜から構成され
ているもの、22,26はそれぞれ保護膜、24は配向膜、25
は空隙に充填された液晶である。
本実施例の画像表示装置は、上記のような構成でカラ
ー表示用のものを示している。またこの表示装置は周知
のカラー液晶表示装置の製造工程と同様にして容易に製
造できる。なお実際の表示装置においては、第５図の構
成の他に周知の画像表示駆段として、各種電気回路制御
系および背面からの照明手段が設けられているが、これ
らについては省略している。
ー表示用のものを示している。またこの表示装置は周知
のカラー液晶表示装置の製造工程と同様にして容易に製
造できる。なお実際の表示装置においては、第５図の構
成の他に周知の画像表示駆段として、各種電気回路制御
系および背面からの照明手段が設けられているが、これ
らについては省略している。
本発明によれば、ａ−Si薄膜トランジスタの（チャネ
ル幅）／（チャネル長）比を等価的に大きくしてオン電
流を高くできる効果がある。したがって、このようなａ
−Si薄膜トランジスタにより構成されたアクティブマト
リクス回路基板においては、各画素に設けているａ−Si
薄膜トランジスタの特性不良なものが著しく減少し、高
歩留りを実現できる効果がある。さらに、このアクティ
ブマトリクス回路基板を用いた画像表示装置において
は、ａ−Si薄膜トランジスタやそれにより構成したアク
ティブマトリクス回路基板が上記の特徴を持っているの
で、応答性改善や画面むらをなくすことができるという
効果があり、この技術分野の発展に寄与するところ多大
である。
ル幅）／（チャネル長）比を等価的に大きくしてオン電
流を高くできる効果がある。したがって、このようなａ
−Si薄膜トランジスタにより構成されたアクティブマト
リクス回路基板においては、各画素に設けているａ−Si
薄膜トランジスタの特性不良なものが著しく減少し、高
歩留りを実現できる効果がある。さらに、このアクティ
ブマトリクス回路基板を用いた画像表示装置において
は、ａ−Si薄膜トランジスタやそれにより構成したアク
ティブマトリクス回路基板が上記の特徴を持っているの
で、応答性改善や画面むらをなくすことができるという
効果があり、この技術分野の発展に寄与するところ多大
である。
第１図（ａ）〜（ｄ）は本発明による薄膜トランジスタ
及び該トランジスタを用いたアクティブマトリクス回路
基板の第１の実施例を示す部分平面図および各断面図、
第２図は第１図の薄膜トランジスタのドレイン電流平方
根とゲート電圧の関係を示す特性例図、第３図（ａ），
（ｂ）は本発明による薄膜トランジスタ及び該トランジ
スタを用いたアクティブマトリクス回路基板の第２の実
施例を示す部分平面図および断面図、第４図（ａ），
（ｂ）は本発明による薄膜トランジスタ及び該トランジ
スタを用いたアクティブマトリクス回路基板の第３の実
施例を示す部分平面図および断面図、第５図（ａ），
（ｂ）は本発明による薄膜トランジスタを用いたアクテ
ィブマトリクス回路基板を使用した画像表示装置の一実
施例を示す要部平面図および断面図、第６図（ａ）〜
（ｄ）は従来の薄膜トランジスタを例示する断面図、第
７図（ａ），（ｂ）は従来から考え得る薄膜トランジス
タを例示する断面図である。 １……絶縁性基板、２……ゲート電極（第１の電極）、
３……ゲート絶縁膜（第１の絶縁膜）、４……シリコン
系半導体膜（ａ−Si膜）、５……ドレイン電極（第２の
電極）、６……ソース電極（第３の電極）、７……表示
画素電極、８……ゲート線（ゲートバスライン）、９…
…ドレイン線（ドレインバスライン）、51,61……ｎ型
シリコン薄膜、20……偏光板、21……カラーフィルタ、
22,26……保護膜、23……対向電極、24……配向膜、25
……液晶、70……アクティブマトリクス回路基板。
及び該トランジスタを用いたアクティブマトリクス回路
基板の第１の実施例を示す部分平面図および各断面図、
第２図は第１図の薄膜トランジスタのドレイン電流平方
根とゲート電圧の関係を示す特性例図、第３図（ａ），
（ｂ）は本発明による薄膜トランジスタ及び該トランジ
スタを用いたアクティブマトリクス回路基板の第２の実
施例を示す部分平面図および断面図、第４図（ａ），
（ｂ）は本発明による薄膜トランジスタ及び該トランジ
スタを用いたアクティブマトリクス回路基板の第３の実
施例を示す部分平面図および断面図、第５図（ａ），
（ｂ）は本発明による薄膜トランジスタを用いたアクテ
ィブマトリクス回路基板を使用した画像表示装置の一実
施例を示す要部平面図および断面図、第６図（ａ）〜
（ｄ）は従来の薄膜トランジスタを例示する断面図、第
７図（ａ），（ｂ）は従来から考え得る薄膜トランジス
タを例示する断面図である。 １……絶縁性基板、２……ゲート電極（第１の電極）、
３……ゲート絶縁膜（第１の絶縁膜）、４……シリコン
系半導体膜（ａ−Si膜）、５……ドレイン電極（第２の
電極）、６……ソース電極（第３の電極）、７……表示
画素電極、８……ゲート線（ゲートバスライン）、９…
…ドレイン線（ドレインバスライン）、51,61……ｎ型
シリコン薄膜、20……偏光板、21……カラーフィルタ、
22,26……保護膜、23……対向電極、24……配向膜、25
……液晶、70……アクティブマトリクス回路基板。
───────────────────────────────────────────────────── フロントページの続き (72)発明者 高野 隆男 神奈川県横浜市戸塚区吉田町292番地 株式会社日立製作所生産技術研究所内 (72)発明者 釼持 秋広 神奈川県横浜市戸塚区吉田町292番地 株式会社日立製作所生産技術研究所内 (72)発明者 中谷 光雄 神奈川県横浜市戸塚区吉田町292番地 株式会社日立製作所生産技術研究所内 (56)参考文献 特開 昭60−112089（ＪＰ，Ａ) 特開 昭61−97864（ＪＰ，Ａ) 特開 昭62−297880（ＪＰ，Ａ) 特開 昭63−284524（ＪＰ，Ａ) 特開 平２−10329（ＪＰ，Ａ) 特開 平２−10332（ＪＰ，Ａ) (58)調査した分野(Int.Cl.6，ＤＢ名) G02F 1/136 500 H01L 29/786
Claims (5)
- 【請求項１】絶縁性基板上に設けた第一の電極パターン
と、該第一の電極パターンを被覆した第一の絶縁膜と、
該第一の絶縁膜上に設けかつ該第一の電極パターンと少
なくとも一部が重なるように設けた半導体膜パターン
と、該半導体膜パターンの少なくとも一部と重なるよう
に設けた第二及び第三の電極パターンとを備え、該半導
体膜パターンのチャネル長方向において該半導体膜パタ
ーンの境界を該第一の電極パターンの境界と該第二もし
くは第三の電極パターンの境界との間に配置し、該半導
体膜パターンの境界と該第一の電極パターンの境界のチ
ャネル長方向の距離を該半導体膜の膜厚と同等以上とし
た薄膜トランジスタであって、 該第一の絶縁膜上の該第一の電極パターンと該第三の電
極パターンとが重なる領域に該半導体膜パターンの有す
る側壁であって該第二の電極パターンから該第三の電極
パターンへ向かうように形成した第一の側壁の一部を配
置するとともに、該第一の絶縁膜上の該第一の電極パタ
ーンと該第二の電極パターンとが重なる領域に該半導体
膜パターンの有する側壁であって該第三の電極パターン
から該第二の電極パターンへ向かうように形成した第二
の側壁の一部を配置したことを特徴とする薄膜トランジ
スタ。 - 【請求項２】絶縁性基板上に設けた第一の電極パターン
と、該第一の電極パターンを被覆した第一の絶縁膜と、
該第一の絶縁膜上に設けかつ該第一の電極パターンと少
なくとも一部が重なるように設けた半導体膜パターン
と、該半導体膜パターンの少なくとも一部と重なるよう
に設けた第二及び第三の電極パターンとを備え、該半導
体膜パターンのチャネル長方向において該半導体膜パタ
ーンの境界を該第一の電極パターンの境界と該第二もし
くは第三の電極パターンの境界との間に配置し、該半導
体膜パターンの境界と該第一の電極パターンの境界のチ
ャネル長方向の距離を該半導体膜の膜厚と同等以上とし
た薄膜トランジスタであって、 該第一の絶縁膜上の該第一の電極パターンと該第三の電
極パターンとが重なる領域に該半導体膜パターンの有す
るチャネルの幅方向にある第一の側壁の一部を配置する
とともに、該第一の絶縁膜上の該第一の電極パターンと
該第二の電極パターンとが重なる領域に該半導体膜パタ
ーンの有するチャネルの幅方向にある第二の側壁の一部
を配置したことを特徴とする薄膜トランジスタ。 - 【請求項３】絶縁性基板上に設けた第一の電極パターン
と、該第一の電極パターンを被覆した第一の絶縁膜と、
該第一の絶縁膜上に設けかつ該第一の電極パターンと少
なくとも一部が重なるように設けた半導体膜パターン
と、該半導体膜パターンの少なくとも一部と重なるよう
に設けた第二及び第三の電極パターンとを備え、該半導
体膜パターンのチャネル長方向において該半導体膜パタ
ーンの境界を該第一の電極パターンの境界と該第二もし
くは第三の電極パターンの境界との間に配置し、該半導
体膜パターンの境界と該第一の電極パターンの境界のチ
ャネル長方向の距離を該半導体膜の膜厚と同等以上とし
た薄膜トランジスタであって、 該第一の絶縁膜上の該第一の電極パターンと重なる領域
に、該半導体膜パターンの側壁であってチャネル長方向
の一端となる側壁とは異なる方向に存在する第一の側壁
の一部と該半導体膜パターンの側壁であってチャネル長
方向の他端となる側壁とは異なる方向に存在する第二の
側壁の一部を配置し、 少なくとも該第一の側壁の一部を該第二の電極パターン
で被覆しかつ少なくとも該第二の側壁の一部を該第三の
電極パターンで被覆したことを特徴とする薄膜トランジ
スタ。 - 【請求項４】表示画素電極と、第一のバスラインと、該
第一のバスラインと交差させて配置した第二のバスライ
ンと、該表示画素電極、該第一のバスライン及び該第二
のバスラインと電気的に接続する薄膜トランジスタとを
備えたアクティブマトリクス回路基板であって、 該薄膜トランジスタが請求項１から３のいずれかに記載
の薄膜トランジスタであることを特徴とするアクティブ
マトリクス回路基板。 - 【請求項５】表示画素電極と、第一のバスラインと、該
第一のバスラインと交差させて配置した第二のバスライ
ンと、該表示画素電極、該第一のバスライン及び該第二
のバスラインと電気的に接続する薄膜トランジスタとを
有する第一の基板と、 対向電極を有し、該第一の基板に対向させて配置した第
二の基板と、 該第一の基板と該第二の基板との間に充填された液晶材
料とを備えた画像表示装置であって、 該薄膜トランジスタが請求項１から３のいずれかに記載
の薄膜トランジスタであることを特徴とする画像表示装
置。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP3355789A JP2804063B2 (ja) | 1989-02-15 | 1989-02-15 | 薄膜トランジスタ及び該トランジスタを用いたアクティブマトリクス回路基板並びに画像表示装置 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP3355789A JP2804063B2 (ja) | 1989-02-15 | 1989-02-15 | 薄膜トランジスタ及び該トランジスタを用いたアクティブマトリクス回路基板並びに画像表示装置 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH02213821A JPH02213821A (ja) | 1990-08-24 |
| JP2804063B2 true JP2804063B2 (ja) | 1998-09-24 |
Family
ID=12389856
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP3355789A Expired - Lifetime JP2804063B2 (ja) | 1989-02-15 | 1989-02-15 | 薄膜トランジスタ及び該トランジスタを用いたアクティブマトリクス回路基板並びに画像表示装置 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JP2804063B2 (ja) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US8917016B2 (en) | 2003-06-17 | 2014-12-23 | Semiconductor Energy Laboratory Co., Ltd. | Display device and electronic apparatus |
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|---|---|---|---|---|
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| JPS62297880A (ja) * | 1986-06-18 | 1987-12-25 | 松下電器産業株式会社 | 薄膜トランジスタアレ−の製造方法 |
| JPH0833551B2 (ja) * | 1987-05-15 | 1996-03-29 | 松下電器産業株式会社 | 薄膜トランジスタアレ−の製造方法 |
-
1989
- 1989-02-15 JP JP3355789A patent/JP2804063B2/ja not_active Expired - Lifetime
Cited By (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US8917016B2 (en) | 2003-06-17 | 2014-12-23 | Semiconductor Energy Laboratory Co., Ltd. | Display device and electronic apparatus |
| CN102832228B (zh) * | 2003-06-17 | 2016-03-16 | 株式会社半导体能源研究所 | 显示器件和电子设备 |
| US9887241B2 (en) | 2003-06-17 | 2018-02-06 | Semiconductor Energy Laboratory Co., Ltd. | Display device and electronic apparatus |
Also Published As
| Publication number | Publication date |
|---|---|
| JPH02213821A (ja) | 1990-08-24 |
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