JP2804063B2 - 薄膜トランジスタ及び該トランジスタを用いたアクティブマトリクス回路基板並びに画像表示装置 - Google Patents
薄膜トランジスタ及び該トランジスタを用いたアクティブマトリクス回路基板並びに画像表示装置Info
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- JP2804063B2 JP2804063B2 JP3355789A JP3355789A JP2804063B2 JP 2804063 B2 JP2804063 B2 JP 2804063B2 JP 3355789 A JP3355789 A JP 3355789A JP 3355789 A JP3355789 A JP 3355789A JP 2804063 B2 JP2804063 B2 JP 2804063B2
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Description
【発明の詳細な説明】 〔産業上の利用分野〕 本発明はシリコンを主成分とする半導体膜を活性層と
した薄膜トランジスタ及び該トランジスタを用いたアク
ティブマトリクス回路基板並びに画像表示装置に関す
る。
した薄膜トランジスタ及び該トランジスタを用いたアク
ティブマトリクス回路基板並びに画像表示装置に関す
る。
従来、非晶質シリコン膜(amorphous Silicon,以下a
−Siと略す)を活性層とした薄膜トランジスタ(amorph
ous Silicon Thin Film Transistor,以下a−Si TFTと
略す)はアクティブマトリクス駆動型表示装置のスイッ
チング素子として注目されている。
−Siと略す)を活性層とした薄膜トランジスタ(amorph
ous Silicon Thin Film Transistor,以下a−Si TFTと
略す)はアクティブマトリクス駆動型表示装置のスイッ
チング素子として注目されている。
第6図(a)〜(d)は従来のa−Si TFTを例示する
断面図である。第6図(a)〜(d)において、1は絶
縁性基板、2はゲート電極(第1の電極)、3はゲート
絶縁膜(第1の絶縁膜)、4はa−Si膜、5はドレイン
電極(第2の電極)、6はソース電極(第3の電極)で
ある。第6図(c),(d)のa−Si TFTは第2,第3の
電極5,6を第1の絶縁膜3とa−Si膜4の間に挿入する
ので、第1の絶縁膜3とa−Si膜4を連結成膜できな
い。そのため第6図(a),(b)とくに第6図(b)
の構造のa−Si TFTが多く採用されている。なおこの種
のものに関連するものには例えば特開昭59−113666号公
報が挙げられる。
断面図である。第6図(a)〜(d)において、1は絶
縁性基板、2はゲート電極(第1の電極)、3はゲート
絶縁膜(第1の絶縁膜)、4はa−Si膜、5はドレイン
電極(第2の電極)、6はソース電極(第3の電極)で
ある。第6図(c),(d)のa−Si TFTは第2,第3の
電極5,6を第1の絶縁膜3とa−Si膜4の間に挿入する
ので、第1の絶縁膜3とa−Si膜4を連結成膜できな
い。そのため第6図(a),(b)とくに第6図(b)
の構造のa−Si TFTが多く採用されている。なおこの種
のものに関連するものには例えば特開昭59−113666号公
報が挙げられる。
上記従来技術は、第6図(b)に示した断面構造のa
−Si TFTでは、電流がa−Si膜4の厚み方向に横切って
流れるので、a−Si膜4のバルク抵抗やa−Si膜4と第
2,第3の電極5,6の間の界面状態の影響を受ける。
−Si TFTでは、電流がa−Si膜4の厚み方向に横切って
流れるので、a−Si膜4のバルク抵抗やa−Si膜4と第
2,第3の電極5,6の間の界面状態の影響を受ける。
そこで、これを防ぐため第7図(a)に示すように、
第2,第3の電極5,6とシリコン系膜(a−Si膜)4の間
にリンPをドープしたn型のシリコン系薄膜(a−Si
膜)51,61を挿入するようにできる。これによると第2,
第3の電極5,6部での接触抵抗をかなり低減できるが、
これより得られるa−Si TFTの移動度は0.3〜0.5cm2/V
・sが一般的である。また第2,第3の電極5,6とa−Si
膜4の接触が改善されたとしても、製造工程の乱れによ
って劣化することも多く、オン電流がばらついて製造歩
留り低下の原因となる。そのためa−Si TFTの特性向上
とくにオン電流の増大が待たれていた。
第2,第3の電極5,6とシリコン系膜(a−Si膜)4の間
にリンPをドープしたn型のシリコン系薄膜(a−Si
膜)51,61を挿入するようにできる。これによると第2,
第3の電極5,6部での接触抵抗をかなり低減できるが、
これより得られるa−Si TFTの移動度は0.3〜0.5cm2/V
・sが一般的である。また第2,第3の電極5,6とa−Si
膜4の接触が改善されたとしても、製造工程の乱れによ
って劣化することも多く、オン電流がばらついて製造歩
留り低下の原因となる。そのためa−Si TFTの特性向上
とくにオン電流の増大が待たれていた。
これに対して本発明者らによれば第7図(b)に示す
ような断面構造のa−Si TFTが考えられる。これはチャ
ネルの長さ方向(ドレイン電極5からみてソース電極6
の方向、あるいはソース電極6からみてドレイン電極5
の方向)でa−Si膜4パターンをゲート電極2の長さよ
り少なくともa−Si膜4の膜厚相当分以上短くして、該
a−Si膜4の両側を被覆するように第2,第3の電極5,6
を形成するものである。このa−Si TFTにより1cm2/V・
sの実効移動度を再現性よく得られることが考えられる
が、しかしこの場合にはドレイン電流がa−Si膜4パタ
ーンの大きさ特に第2,第3電極5,6方向の長さに大きく
依存する。したがってこのTFTで高いオン電流を得るた
めには、a−Si膜4パターンをチャネル長が短くなるよ
うに小さくする必要がある。ところがこのTFTを画像表
示装置用のアクティブマトリクス回路基板のスイッチン
グ素子に適用すると、基板の面積が大きいことや反り等
のためにホトエッチング加工にも限界があり、a−Si膜
パターンをそれ程小さくできない。そのため移動度が高
くなっても、それ程高いオン電流が期待できない可能性
がある。なお第7図(b)の電極部にn+a−Si膜を挿入
することもできる。
ような断面構造のa−Si TFTが考えられる。これはチャ
ネルの長さ方向(ドレイン電極5からみてソース電極6
の方向、あるいはソース電極6からみてドレイン電極5
の方向)でa−Si膜4パターンをゲート電極2の長さよ
り少なくともa−Si膜4の膜厚相当分以上短くして、該
a−Si膜4の両側を被覆するように第2,第3の電極5,6
を形成するものである。このa−Si TFTにより1cm2/V・
sの実効移動度を再現性よく得られることが考えられる
が、しかしこの場合にはドレイン電流がa−Si膜4パタ
ーンの大きさ特に第2,第3電極5,6方向の長さに大きく
依存する。したがってこのTFTで高いオン電流を得るた
めには、a−Si膜4パターンをチャネル長が短くなるよ
うに小さくする必要がある。ところがこのTFTを画像表
示装置用のアクティブマトリクス回路基板のスイッチン
グ素子に適用すると、基板の面積が大きいことや反り等
のためにホトエッチング加工にも限界があり、a−Si膜
パターンをそれ程小さくできない。そのため移動度が高
くなっても、それ程高いオン電流が期待できない可能性
がある。なお第7図(b)の電極部にn+a−Si膜を挿入
することもできる。
本発明はa−Si TFTの特性改善とくにオン電流の増大
を実現できる薄膜トランジスタ及び該トランジスタを用
いたアクティブマトリクス回路基板並びに画像表示装置
を提供するにある。
を実現できる薄膜トランジスタ及び該トランジスタを用
いたアクティブマトリクス回路基板並びに画像表示装置
を提供するにある。
上記目的は、絶縁性基板上のゲート電極(第1の電
極)と、該ゲート電極を被覆するゲート絶縁膜(第1の
絶縁膜)と、該ゲート絶縁膜(第1の絶縁膜)上に上記
ゲート電極(第1の電極)と重なり合い且つ存在領域を
限定して設けたシリコン主成分の半導体膜(a−Si膜)
パターンと、該半導体膜パターン上にその一部を被覆す
るように配置したドレイン電極(第2の電極)およびソ
ース電極(第3の電極)とからなる薄膜トランジスタに
おいて、上記半導体膜パターンのドレイン電極(第2の
電極)およびソース電極(第3の電極)と電気的接触を
とる領域の少なくともチャネルの長さ方向に対して直角
な横(幅)方向の領域をゲート電極(第1の電極)上の
内側になるように配置し、かつドレイン電極(第2の電
極)およびソース電極(第3の電極)のチャネルの幅方
向の領域の少なくとも一方を半導体パターンよりはみ出
るように配置して、該領域の半導体パターンの側壁を被
覆するように構成した薄膜トランジスタ、及び該薄膜ト
ランジスタを用いて構成したアクティブマトリクス回路
基板、並びに該アクティブマトリクス回路基板を用いて
構成した画像表示装置により達成される。
極)と、該ゲート電極を被覆するゲート絶縁膜(第1の
絶縁膜)と、該ゲート絶縁膜(第1の絶縁膜)上に上記
ゲート電極(第1の電極)と重なり合い且つ存在領域を
限定して設けたシリコン主成分の半導体膜(a−Si膜)
パターンと、該半導体膜パターン上にその一部を被覆す
るように配置したドレイン電極(第2の電極)およびソ
ース電極(第3の電極)とからなる薄膜トランジスタに
おいて、上記半導体膜パターンのドレイン電極(第2の
電極)およびソース電極(第3の電極)と電気的接触を
とる領域の少なくともチャネルの長さ方向に対して直角
な横(幅)方向の領域をゲート電極(第1の電極)上の
内側になるように配置し、かつドレイン電極(第2の電
極)およびソース電極(第3の電極)のチャネルの幅方
向の領域の少なくとも一方を半導体パターンよりはみ出
るように配置して、該領域の半導体パターンの側壁を被
覆するように構成した薄膜トランジスタ、及び該薄膜ト
ランジスタを用いて構成したアクティブマトリクス回路
基板、並びに該アクティブマトリクス回路基板を用いて
構成した画像表示装置により達成される。
より具体的には、絶縁性基板上に設けた第一の電極パ
ターンと、該第一の電極パターンを被覆した第一の絶縁
膜と、該第一の絶縁膜上に設けかつ該第一の電極パター
ンと少なくとも一部が重なるように設けた半導体膜パタ
ーンと、該半導体膜パターンの少なくとも一部と重なる
ように設けた第二及び第三の電極パターンとを備え、該
半導体膜パターンのチャネル長方向において該半導体膜
パターンの境界を該第一の電極パターンの境界と該第二
もしくは第三の電極パターンの境界との間に配置し、該
半導体膜パターンの境界と該第一の電極パターンの境界
のチャネル長方向の距離を該半導体膜の膜厚と同等以上
とし、該第一の絶縁膜上の該第一の電極パターンと該第
三の電極パターンとが重なる領域に該半導体膜パターン
の有する側壁であって該第二の電極パターンから該第三
の電極パターンへ向かうように形成した第一の側壁の一
部を配置するとともに、該第一の絶縁膜上の該第一の電
極パターンと該第二の電極パターンとが重なる領域に該
半導体膜パターンの有する側壁であって該第三の電極パ
ターンから該第二の電極パターンへ向かうように形成し
た第二の側壁の一部を配置したものである。
ターンと、該第一の電極パターンを被覆した第一の絶縁
膜と、該第一の絶縁膜上に設けかつ該第一の電極パター
ンと少なくとも一部が重なるように設けた半導体膜パタ
ーンと、該半導体膜パターンの少なくとも一部と重なる
ように設けた第二及び第三の電極パターンとを備え、該
半導体膜パターンのチャネル長方向において該半導体膜
パターンの境界を該第一の電極パターンの境界と該第二
もしくは第三の電極パターンの境界との間に配置し、該
半導体膜パターンの境界と該第一の電極パターンの境界
のチャネル長方向の距離を該半導体膜の膜厚と同等以上
とし、該第一の絶縁膜上の該第一の電極パターンと該第
三の電極パターンとが重なる領域に該半導体膜パターン
の有する側壁であって該第二の電極パターンから該第三
の電極パターンへ向かうように形成した第一の側壁の一
部を配置するとともに、該第一の絶縁膜上の該第一の電
極パターンと該第二の電極パターンとが重なる領域に該
半導体膜パターンの有する側壁であって該第三の電極パ
ターンから該第二の電極パターンへ向かうように形成し
た第二の側壁の一部を配置したものである。
また、絶縁性基板上に設けた第一の電極パターンと、
該第一の電極パターンを被覆した第一の絶縁膜と、該第
一の絶縁膜上に設けかつ該第一の電極パターンと少なく
とも一部が重なるように設けた半導体膜パターンと、該
半導体膜パターンの少なくとも一部と重なるように設け
た第二及び第三の電極パターンとを備え、該半導体膜パ
ターンのチャネル長方向において該半導体膜パターンの
境界を該第一の電極パターンの境界と該第二もしくは第
三の電極パターンの境界との間に配置し、該半導体膜パ
ターンの境界と該第一の電極パターンの境界のチャネル
長方向の距離を該半導体膜の膜厚と同等以上とし、該第
一の絶縁膜上の該第一の電極パターンと該第三の電極パ
ターンとが重なる領域に該半導体膜パターンの有するチ
ャネルの幅方向にある第一の側壁の一部を配置するとと
もに、該第一の絶縁膜上の該第一の電極パターンと該第
二の電極パターンとが重なる領域に該半導体膜パターン
の有するチャネルの幅方向にある第二の側壁の一部を配
置したものである。
該第一の電極パターンを被覆した第一の絶縁膜と、該第
一の絶縁膜上に設けかつ該第一の電極パターンと少なく
とも一部が重なるように設けた半導体膜パターンと、該
半導体膜パターンの少なくとも一部と重なるように設け
た第二及び第三の電極パターンとを備え、該半導体膜パ
ターンのチャネル長方向において該半導体膜パターンの
境界を該第一の電極パターンの境界と該第二もしくは第
三の電極パターンの境界との間に配置し、該半導体膜パ
ターンの境界と該第一の電極パターンの境界のチャネル
長方向の距離を該半導体膜の膜厚と同等以上とし、該第
一の絶縁膜上の該第一の電極パターンと該第三の電極パ
ターンとが重なる領域に該半導体膜パターンの有するチ
ャネルの幅方向にある第一の側壁の一部を配置するとと
もに、該第一の絶縁膜上の該第一の電極パターンと該第
二の電極パターンとが重なる領域に該半導体膜パターン
の有するチャネルの幅方向にある第二の側壁の一部を配
置したものである。
また、絶縁性基板上に設けた第一の電極パターンと、
該第一の電極パターンを被覆した第一の絶縁膜と、該第
一の絶縁膜上に設けかつ該第一の電極パターンと少なく
とも一部が重なるように設けた半導体膜パターンと、該
半導体膜パターンの少なくとも一部と重なるように設け
た第二及び第三の電極パターンとを備え、該半導体膜パ
ターンのチャネル長方向において該半導体膜パターンの
境界を該第一の電極パターンの境界と該第二もしくは第
三の電極パターンの境界との間に配置し、該半導体膜パ
ターンの境界と該第一の電極パターンの境界のチャネル
長方向の距離を該半導体膜の膜厚と同等以上とし、第一
の絶縁膜上の該第一の電極パターンと重なる領域に、該
半導体膜パターンの側壁であってチャネル長方向の一端
となる側壁とは異なる方向に存在する第一の側壁の一部
と該半導体膜パターンの側壁であってチャネル長方向の
他端となる側壁とは異なる方向に存在する第二の側壁の
一部を配置し、少なくとも該第一の側壁の一部を該第二
の電極パターンで被覆しかつ少なくとも該第二の側壁の
一部を該第三の電極パターンで被覆したものである。
該第一の電極パターンを被覆した第一の絶縁膜と、該第
一の絶縁膜上に設けかつ該第一の電極パターンと少なく
とも一部が重なるように設けた半導体膜パターンと、該
半導体膜パターンの少なくとも一部と重なるように設け
た第二及び第三の電極パターンとを備え、該半導体膜パ
ターンのチャネル長方向において該半導体膜パターンの
境界を該第一の電極パターンの境界と該第二もしくは第
三の電極パターンの境界との間に配置し、該半導体膜パ
ターンの境界と該第一の電極パターンの境界のチャネル
長方向の距離を該半導体膜の膜厚と同等以上とし、第一
の絶縁膜上の該第一の電極パターンと重なる領域に、該
半導体膜パターンの側壁であってチャネル長方向の一端
となる側壁とは異なる方向に存在する第一の側壁の一部
と該半導体膜パターンの側壁であってチャネル長方向の
他端となる側壁とは異なる方向に存在する第二の側壁の
一部を配置し、少なくとも該第一の側壁の一部を該第二
の電極パターンで被覆しかつ少なくとも該第二の側壁の
一部を該第三の電極パターンで被覆したものである。
また、表示画素電極と、第一のバスラインと、該第一
のバスラインと交差させて配置した第二のバスライン
と、該表示画素電極、該第一のバスライン及び該第二の
バスラインと電気的に接続する前述の薄膜トランジスタ
とを備えたものである。
のバスラインと交差させて配置した第二のバスライン
と、該表示画素電極、該第一のバスライン及び該第二の
バスラインと電気的に接続する前述の薄膜トランジスタ
とを備えたものである。
また、表示画素電極と、第一のバスラインと、該第一
のバスラインと交差させて配置した第二のバスライン
と、該表示画素電極、該第一のバスライン及び該第二の
バスラインと電気的に接続する前述の薄膜トランジスタ
とを有する第一の基板と、対向電極を有し、該第一の基
板に対向させて配置した第二の基板と、該第一の基板と
該第二の基板との間に充填された液晶材料とを備えたも
のである。
のバスラインと交差させて配置した第二のバスライン
と、該表示画素電極、該第一のバスライン及び該第二の
バスラインと電気的に接続する前述の薄膜トランジスタ
とを有する第一の基板と、対向電極を有し、該第一の基
板に対向させて配置した第二の基板と、該第一の基板と
該第二の基板との間に充填された液晶材料とを備えたも
のである。
上記薄膜トランジスタはゲート電極(第1の電極)上
に存在する半導体膜パターンの領域がゲート電極(第1
の電極)電圧を与えることにより低抵抗化して、この半
導体膜が低抵抗化する領域で該半導体膜とドレイン電極
(第2の電極)およびソース電極(第3の電極)の電気
的接触をとると、半導体膜のバルク抵抗や半導体膜と金
属膜の間の接触抵抗の影響を低く抑えることができて大
きなドレイン電流をとることができるから、したがって
本発明により半導体膜パターンのドレイン電極(第2電
極)およびソース電極(第3の電極)と電気的接触をと
るチャネル幅方向の領域の幅をゲート電極(第1の電
極)上の内側になるように配置して、かつチャネルの横
側に存在する半導体パターンの側壁をドレイン電極(第
2の電極)およびソース電極(第3の電極)パターンで
被覆すると、該半導体パターンの側壁もドレイン電極あ
るいはソース電極として働くようになる結果、薄膜トラ
ンジスタのチャネルの(チャネル幅)/(チャネル長)
比が等価的に大きくなるので薄膜トランジスタのオン電
流を大きくすることができ、したがってこのような薄膜
トランジスタにより構成したアクティブマトリクス回路
基板は各画素に設けた薄膜トランジスタの特性不良なも
のが著しく減少して高歩留りを実現でき、またこのアク
ティブマトリクス回路基板により構成した画像表示装置
は上記した薄膜トランジスタやそれにより構成したアク
ティブマトリクス回路基板のもつ特徴により、応答性改
善や画面むらをなくすことができる。
に存在する半導体膜パターンの領域がゲート電極(第1
の電極)電圧を与えることにより低抵抗化して、この半
導体膜が低抵抗化する領域で該半導体膜とドレイン電極
(第2の電極)およびソース電極(第3の電極)の電気
的接触をとると、半導体膜のバルク抵抗や半導体膜と金
属膜の間の接触抵抗の影響を低く抑えることができて大
きなドレイン電流をとることができるから、したがって
本発明により半導体膜パターンのドレイン電極(第2電
極)およびソース電極(第3の電極)と電気的接触をと
るチャネル幅方向の領域の幅をゲート電極(第1の電
極)上の内側になるように配置して、かつチャネルの横
側に存在する半導体パターンの側壁をドレイン電極(第
2の電極)およびソース電極(第3の電極)パターンで
被覆すると、該半導体パターンの側壁もドレイン電極あ
るいはソース電極として働くようになる結果、薄膜トラ
ンジスタのチャネルの(チャネル幅)/(チャネル長)
比が等価的に大きくなるので薄膜トランジスタのオン電
流を大きくすることができ、したがってこのような薄膜
トランジスタにより構成したアクティブマトリクス回路
基板は各画素に設けた薄膜トランジスタの特性不良なも
のが著しく減少して高歩留りを実現でき、またこのアク
ティブマトリクス回路基板により構成した画像表示装置
は上記した薄膜トランジスタやそれにより構成したアク
ティブマトリクス回路基板のもつ特徴により、応答性改
善や画面むらをなくすことができる。
以下に本発明の実施例を第1図から第5図により説明
する。
する。
第1図(a)〜(d)は本発明による薄膜トランジス
タ及び該トランジスタを用いたアクティブマトリクス回
路基板の第1の実施例を示す部分平面図および各部断面
図である。第1図(a)〜(d)において、本発明によ
る非晶質シリコン薄膜トランジスタa−Si TFTをスイッ
チング素子とするアクティブマトリクス回路基板の一部
を示し、第1図(a)はa−Si TFT部を中心にした平面
図、第1図(b)はそのA−A′断面図、第1図(c)
はそのB−B′断面図、第1図(d)はそのC−C′断
面図である。
タ及び該トランジスタを用いたアクティブマトリクス回
路基板の第1の実施例を示す部分平面図および各部断面
図である。第1図(a)〜(d)において、本発明によ
る非晶質シリコン薄膜トランジスタa−Si TFTをスイッ
チング素子とするアクティブマトリクス回路基板の一部
を示し、第1図(a)はa−Si TFT部を中心にした平面
図、第1図(b)はそのA−A′断面図、第1図(c)
はそのB−B′断面図、第1図(d)はそのC−C′断
面図である。
第1図(a)〜(d)において、1はガラス板等の絶
縁性基板、2はクロムCr等の金属膜からなる第1の電極
(ゲート電極)、3はシリコン窒化膜等の絶縁膜からな
る第1の絶縁膜(ゲート絶縁膜)、4はシリコンを主成
分とする半導体膜(a−Si膜)、5はアルミニウムAl等
の金属膜からなる第2の電極(ドレイン電極)、6は同
じくAl等の金属膜からなる第3の電極(ソース電極)、
7はITO(Indium Tin Oxide,酸化インジウムと酸化すず
の混合物)膜等の透明導電膜からなる表示画素電極、8
はゲート線(ゲートバスライン、走査線)、9はドレイ
ン線(ドレインバスライン、信号線、データ線)であ
る。第1図(a)の円で囲んだ部分がTFT部であり、第
1図(d)がそのドレイン電極5からソース電極6にか
けての断面図である。第1図(a)の第1の電極2とゲ
ート線8、第2の電極5とドレイン線9がそれぞれ接続
されている。第1図(b)はドレイン電極部のドレイン
電極5によるa−Si膜4の被覆の様子、第1図(c)は
ソース電極部のソース電極6によるa−Si膜4の被覆の
様子を示す。
縁性基板、2はクロムCr等の金属膜からなる第1の電極
(ゲート電極)、3はシリコン窒化膜等の絶縁膜からな
る第1の絶縁膜(ゲート絶縁膜)、4はシリコンを主成
分とする半導体膜(a−Si膜)、5はアルミニウムAl等
の金属膜からなる第2の電極(ドレイン電極)、6は同
じくAl等の金属膜からなる第3の電極(ソース電極)、
7はITO(Indium Tin Oxide,酸化インジウムと酸化すず
の混合物)膜等の透明導電膜からなる表示画素電極、8
はゲート線(ゲートバスライン、走査線)、9はドレイ
ン線(ドレインバスライン、信号線、データ線)であ
る。第1図(a)の円で囲んだ部分がTFT部であり、第
1図(d)がそのドレイン電極5からソース電極6にか
けての断面図である。第1図(a)の第1の電極2とゲ
ート線8、第2の電極5とドレイン線9がそれぞれ接続
されている。第1図(b)はドレイン電極部のドレイン
電極5によるa−Si膜4の被覆の様子、第1図(c)は
ソース電極部のソース電極6によるa−Si膜4の被覆の
様子を示す。
本発明の特徴は、a−Si膜4とドレイン電極5および
ソース電極6の接触部のa−Si膜4をチャネルの長さ方
向に対して直角な横(幅)方向において第1図(b),
(c)に示すようにゲート電極2の上に配置し、かつa
−Si膜4パターンのチャネルの長さ方向に対して直角な
横方向に存在する側壁(端面)をドレイン電極5および
ソース電極6で被覆した点にある。ここではa−Si膜4
の両側壁(側面)を被覆しているが、片側のみを被覆し
てもよく、等価的に(チャネル幅)/(チャネル長)比
が大きくなるので、オン電流が増大する。なお本実施例
では、a−Si TFTでも1cm2/V・s程度の移動度を得るこ
とができるように、第1図(d)すなわち第7図(b)
に示すようにチャネルの長さ方向でa−Si膜4パターン
をゲート電極2の長さより少なくともa−Si膜4の膜厚
相当分以上短くして、ドレイン電極5およびソース電極
6を形成している。
ソース電極6の接触部のa−Si膜4をチャネルの長さ方
向に対して直角な横(幅)方向において第1図(b),
(c)に示すようにゲート電極2の上に配置し、かつa
−Si膜4パターンのチャネルの長さ方向に対して直角な
横方向に存在する側壁(端面)をドレイン電極5および
ソース電極6で被覆した点にある。ここではa−Si膜4
の両側壁(側面)を被覆しているが、片側のみを被覆し
てもよく、等価的に(チャネル幅)/(チャネル長)比
が大きくなるので、オン電流が増大する。なお本実施例
では、a−Si TFTでも1cm2/V・s程度の移動度を得るこ
とができるように、第1図(d)すなわち第7図(b)
に示すようにチャネルの長さ方向でa−Si膜4パターン
をゲート電極2の長さより少なくともa−Si膜4の膜厚
相当分以上短くして、ドレイン電極5およびソース電極
6を形成している。
第2図は第1図のa−Si TFTのドレイン電流の平方根 とゲート電圧(V)の関係を示す特性例図である。第2
図において、特性Aは第1図の本実施例のa−Si TFTに
対して得られたデータ、特性B1は従来の第7図(a)の
a−Si TFTに対して得られたデータ、特性B2は従来の第
7図(a)でn+a−Si膜51,61を挿入しない場合のa−Si
TFTに対して得られたデータ、特性B3は第7図(b)の
a−Si TFT(電極部にn+a−Si膜を用いていない)に対
して得られるデータである。ここで第1図の本実施例の
特性Aに対してはa−Si膜4を100μm×100μmの島状
パターンとし、ドレイン電極5およびソース電極6の幅
を120μmとし、ドレイン電極5とソース電極6の間隔
を10μmとした。他の特性B1〜B3に対してはa−Si膜4
を120μm(幅)×100μm(長さ)の島状パターンと
し、ドレイン電極5およびソース電極6の幅を100μm
とし、ドレイン電極5とソース電極6の間隔を10μmと
した。またa−Si膜4およびゲート絶縁膜3の厚みは全
て同じとした。したがって見かけ上は全てチャネル幅が
100μmで、チャネル長が10μmのa−Si TFTとなる。
図において、特性Aは第1図の本実施例のa−Si TFTに
対して得られたデータ、特性B1は従来の第7図(a)の
a−Si TFTに対して得られたデータ、特性B2は従来の第
7図(a)でn+a−Si膜51,61を挿入しない場合のa−Si
TFTに対して得られたデータ、特性B3は第7図(b)の
a−Si TFT(電極部にn+a−Si膜を用いていない)に対
して得られるデータである。ここで第1図の本実施例の
特性Aに対してはa−Si膜4を100μm×100μmの島状
パターンとし、ドレイン電極5およびソース電極6の幅
を120μmとし、ドレイン電極5とソース電極6の間隔
を10μmとした。他の特性B1〜B3に対してはa−Si膜4
を120μm(幅)×100μm(長さ)の島状パターンと
し、ドレイン電極5およびソース電極6の幅を100μm
とし、ドレイン電極5とソース電極6の間隔を10μmと
した。またa−Si膜4およびゲート絶縁膜3の厚みは全
て同じとした。したがって見かけ上は全てチャネル幅が
100μmで、チャネル長が10μmのa−Si TFTとなる。
しかし特性B3の第7図(b)のa−Si TFTではa−Si
膜4の全体がチャネルとなるので、(チャネル幅)/
(チャネル長)比は1と小さな値になる。特性Aの第1
図の本発明によるa−Si TFTの場合にも、ドレイン電極
5およびソース電極6によるa−Si膜4の被膜状態の違
いを除けば特性B3と同じである。特性B1では第7図
(a)のn+a−Si膜51,61による電極部での接触抵抗の低
減もあり、0.3cm2/V・sの実効移動度が得られた。特性
B2では電極部の大きな接触抵抗のため、ドレイン電流Ip
は大幅に低減した。これに対して特性B3では1cm2/V・s
の実効移動度が得られるが、(チャネル幅)/(チャネ
ル長)比が小さいため、特性B1の(チャネル幅)/(チ
ャネル長)比が10のものよりもドレイン電流Ipレベルが
低下する。特性Aの本発明によるa−Si TFTでは基本的
なチャネル領域は特性B3の第7図(b)のものと同じで
あるが、ドレイン電流Ipは特性B3の5倍以上となり、特
性B1の2倍以上に大きくなった。実効移動度が特性B3の
ものと同じとすると、(チャネル幅)/(チャネル長)
比が5倍以上になったことになる。
膜4の全体がチャネルとなるので、(チャネル幅)/
(チャネル長)比は1と小さな値になる。特性Aの第1
図の本発明によるa−Si TFTの場合にも、ドレイン電極
5およびソース電極6によるa−Si膜4の被膜状態の違
いを除けば特性B3と同じである。特性B1では第7図
(a)のn+a−Si膜51,61による電極部での接触抵抗の低
減もあり、0.3cm2/V・sの実効移動度が得られた。特性
B2では電極部の大きな接触抵抗のため、ドレイン電流Ip
は大幅に低減した。これに対して特性B3では1cm2/V・s
の実効移動度が得られるが、(チャネル幅)/(チャネ
ル長)比が小さいため、特性B1の(チャネル幅)/(チ
ャネル長)比が10のものよりもドレイン電流Ipレベルが
低下する。特性Aの本発明によるa−Si TFTでは基本的
なチャネル領域は特性B3の第7図(b)のものと同じで
あるが、ドレイン電流Ipは特性B3の5倍以上となり、特
性B1の2倍以上に大きくなった。実効移動度が特性B3の
ものと同じとすると、(チャネル幅)/(チャネル長)
比が5倍以上になったことになる。
このように本実施例によれば、a−Si膜4とドレイン
電極5、ソース電極6のコンタクト部のa−Si膜4の側
壁をゲート電極2上に配置し、この側壁を被覆するよう
にドレイン電極5およびソース電極6を設けたことによ
り、従来の加工精度でも大きなオン電流を得ることがで
き、またa−Si膜4のドレイン電極5、ソース電極6方
向の長さを短くしていくと、更に大きな(チャネル幅)
/(チャネル長)比を得ることができるので、更に大き
なドレイン電流(オン電流)が得られる。
電極5、ソース電極6のコンタクト部のa−Si膜4の側
壁をゲート電極2上に配置し、この側壁を被覆するよう
にドレイン電極5およびソース電極6を設けたことによ
り、従来の加工精度でも大きなオン電流を得ることがで
き、またa−Si膜4のドレイン電極5、ソース電極6方
向の長さを短くしていくと、更に大きな(チャネル幅)
/(チャネル長)比を得ることができるので、更に大き
なドレイン電流(オン電流)が得られる。
第3図(a),(b)は本発明による薄膜トランジス
タ及び該トランジスタを用いたアクティブマトリクス回
路基板の第2の実施例を示す部分平面図および断面図で
ある。第3図(a),(b)において、本発明によるa
−Si TFTをスイッチング素子とするアクティブマトリク
ス回路基板の一部を示し、第3図(a)はa−Si TFT部
を中心とした平面図、第3図(b)はそのA−A′断面
図である。第3図(a),(b)の第1図(a)〜
(d)と同一符号は相当部分を示す。本実施例のa−Si
TFTは、第3図(a)のA−A′断面を示す第3図
(b)の断面構造に第7図(a)を用いており、a−Si
膜4とドレイン電極5およびソース電極6の間にn型シ
リコン膜51,61を挿入している点が、第1の実施例の第
1図(a)の動方向C−C′断面を示す第1図(d)の
断面構造に第7図(b)を用いているものと異なる。本
実施例においても本発明の特徴は、第3図(a)のa−
Si TFT部のa−Si膜4とドレイン電極5およびソース電
極6の接触部のa−Si膜をチャネルの長さ方向に対して
直角な横(幅)方向において、第1図(b),(c)と
同様にゲート電極2の上に配置し、a−Si膜4パターン
のチャネルの長さ方向に対して直角な横方向に存在する
側壁(端面)をドレイン電極5およびソース電極6で被
覆した点にある。
タ及び該トランジスタを用いたアクティブマトリクス回
路基板の第2の実施例を示す部分平面図および断面図で
ある。第3図(a),(b)において、本発明によるa
−Si TFTをスイッチング素子とするアクティブマトリク
ス回路基板の一部を示し、第3図(a)はa−Si TFT部
を中心とした平面図、第3図(b)はそのA−A′断面
図である。第3図(a),(b)の第1図(a)〜
(d)と同一符号は相当部分を示す。本実施例のa−Si
TFTは、第3図(a)のA−A′断面を示す第3図
(b)の断面構造に第7図(a)を用いており、a−Si
膜4とドレイン電極5およびソース電極6の間にn型シ
リコン膜51,61を挿入している点が、第1の実施例の第
1図(a)の動方向C−C′断面を示す第1図(d)の
断面構造に第7図(b)を用いているものと異なる。本
実施例においても本発明の特徴は、第3図(a)のa−
Si TFT部のa−Si膜4とドレイン電極5およびソース電
極6の接触部のa−Si膜をチャネルの長さ方向に対して
直角な横(幅)方向において、第1図(b),(c)と
同様にゲート電極2の上に配置し、a−Si膜4パターン
のチャネルの長さ方向に対して直角な横方向に存在する
側壁(端面)をドレイン電極5およびソース電極6で被
覆した点にある。
本実施例によれば、a−Si TFTのチャネルの長さ方向
の断面構造に第7図(a)を用いているので、(チャネ
ル幅)/(チャネル長)比がドレイン電極5およびソー
ス電極6のパターニングで決定できるため、第7図
(b)を用いるものに比べて大きくなる。しかしa−Si
膜4のバルク抵抗やn+a−Si膜51,61とドレイン電極5お
よびソース電極6の接触抵抗のためにオン電流が制限さ
れ、0.3〜0.5cm2/V・sの移動度となることが多く、素
子ばらつきも発生しやすい。ところが本発明を適用する
ことによりa−Si膜5のチャネルの横(幅)方向側面か
らも電流が流れるようになり、オン電流が増大する。こ
の効果は第1の実施例とほぼ同等である。
の断面構造に第7図(a)を用いているので、(チャネ
ル幅)/(チャネル長)比がドレイン電極5およびソー
ス電極6のパターニングで決定できるため、第7図
(b)を用いるものに比べて大きくなる。しかしa−Si
膜4のバルク抵抗やn+a−Si膜51,61とドレイン電極5お
よびソース電極6の接触抵抗のためにオン電流が制限さ
れ、0.3〜0.5cm2/V・sの移動度となることが多く、素
子ばらつきも発生しやすい。ところが本発明を適用する
ことによりa−Si膜5のチャネルの横(幅)方向側面か
らも電流が流れるようになり、オン電流が増大する。こ
の効果は第1の実施例とほぼ同等である。
第4図(a),(b)は本発明による薄膜トランジス
タ及び該トランジスタを用いたアクティブマトリクス回
路基板の第3の実施例を示す部分平面図および断面図で
ある。第4図(a),(b)において、本発明によるa
−Si TFTをスイッチング素子とするアクティブマトリク
ス回路基板の一部を示し、第4図(a)はa−Si TFT部
を中心とした平面図、第4図(b)はそのA−A′断面
図である。本実施例は第1図(a)〜(d)の第1の実
施例において、ドレイン線9と表示画素電極7の接続を
複数3個のa−Si TFTで行ったものである。本実施例の
ようにして、(チャネル幅)/(チャネル長)比を大き
くしてオン電流の増大を図る場合には、1個のTFTを用
いるよりもチャネル幅の小さいTFTを複数個並べて、a
−Si膜4とドレイン電極5、ソース電極6の形成に本発
明を適用し、a−Si膜4をチャネルの長さ方向に対して
直角な横方向においてゲート電極2上に配置し、a−Si
膜4のチャネルの長さ方向に対して直角な方向に存在す
る側壁をドレイン電極5、ソース電極6で被覆する方が
効果的である。
タ及び該トランジスタを用いたアクティブマトリクス回
路基板の第3の実施例を示す部分平面図および断面図で
ある。第4図(a),(b)において、本発明によるa
−Si TFTをスイッチング素子とするアクティブマトリク
ス回路基板の一部を示し、第4図(a)はa−Si TFT部
を中心とした平面図、第4図(b)はそのA−A′断面
図である。本実施例は第1図(a)〜(d)の第1の実
施例において、ドレイン線9と表示画素電極7の接続を
複数3個のa−Si TFTで行ったものである。本実施例の
ようにして、(チャネル幅)/(チャネル長)比を大き
くしてオン電流の増大を図る場合には、1個のTFTを用
いるよりもチャネル幅の小さいTFTを複数個並べて、a
−Si膜4とドレイン電極5、ソース電極6の形成に本発
明を適用し、a−Si膜4をチャネルの長さ方向に対して
直角な横方向においてゲート電極2上に配置し、a−Si
膜4のチャネルの長さ方向に対して直角な方向に存在す
る側壁をドレイン電極5、ソース電極6で被覆する方が
効果的である。
本実施例によれば、たとえば1個のTFTを用いてa−S
i膜4とドレイン電極5およびソース電極6のパターン
寸法を変えて(チャネル幅)/(チャネル長)比を4の
値にするより、a−Si膜4を分割して(チャネル幅)/
(チャネル長)比が1の値の小さな3個のTFTとして、
ドレイン電極部とソース電極部に本発明を適用すること
により、(チャネル幅)/(チャネル長)比を等価的に
15に近い値にできる。これは各TFTにおいて(チャネル
幅)/(チャネル長)比を等価的に5に近い値にできる
からである。このことは第1の実施例からも容易にわか
る。また本発明を適用することにより、見かけ上のチャ
ネル長を大きくしても大きなオン電流が得られるので、
TFTのオフ電流を低くできる効果がある。
i膜4とドレイン電極5およびソース電極6のパターン
寸法を変えて(チャネル幅)/(チャネル長)比を4の
値にするより、a−Si膜4を分割して(チャネル幅)/
(チャネル長)比が1の値の小さな3個のTFTとして、
ドレイン電極部とソース電極部に本発明を適用すること
により、(チャネル幅)/(チャネル長)比を等価的に
15に近い値にできる。これは各TFTにおいて(チャネル
幅)/(チャネル長)比を等価的に5に近い値にできる
からである。このことは第1の実施例からも容易にわか
る。また本発明を適用することにより、見かけ上のチャ
ネル長を大きくしても大きなオン電流が得られるので、
TFTのオフ電流を低くできる効果がある。
第5図(a),(b)は本発明による薄膜トランジス
タを用いたアクティブマトリクス回路基板を使用した画
像表示装置の一実施例を示す要部平面図および断面図で
ある。第5図(a),(b)において、例えば第1図
(a)〜(d)の本発明によるa−Si TFTをスイッチン
グ素子とするアクティブマトリクス回路基板を用いた液
晶表示装置からなる画像表示装置の一実施例を示し、第
5図(a)は要部の平面図、第5図(b)はその断面図
である。第5図(a),(b)の70は例えば第1図
(a)〜(d)に示したa−Si TFTを用いたアクティブ
マトリクス回路基板で、1〜7は第1図(a)〜(d)
の同一符号と同二部分を示す。20は偏光板、1はガラス
板、21はカラーフィルタ、23は透明導電膜からなる表示
画素電極7の対向電極で同じく透明導電膜から構成され
ているもの、22,26はそれぞれ保護膜、24は配向膜、25
は空隙に充填された液晶である。
タを用いたアクティブマトリクス回路基板を使用した画
像表示装置の一実施例を示す要部平面図および断面図で
ある。第5図(a),(b)において、例えば第1図
(a)〜(d)の本発明によるa−Si TFTをスイッチン
グ素子とするアクティブマトリクス回路基板を用いた液
晶表示装置からなる画像表示装置の一実施例を示し、第
5図(a)は要部の平面図、第5図(b)はその断面図
である。第5図(a),(b)の70は例えば第1図
(a)〜(d)に示したa−Si TFTを用いたアクティブ
マトリクス回路基板で、1〜7は第1図(a)〜(d)
の同一符号と同二部分を示す。20は偏光板、1はガラス
板、21はカラーフィルタ、23は透明導電膜からなる表示
画素電極7の対向電極で同じく透明導電膜から構成され
ているもの、22,26はそれぞれ保護膜、24は配向膜、25
は空隙に充填された液晶である。
本実施例の画像表示装置は、上記のような構成でカラ
ー表示用のものを示している。またこの表示装置は周知
のカラー液晶表示装置の製造工程と同様にして容易に製
造できる。なお実際の表示装置においては、第5図の構
成の他に周知の画像表示駆段として、各種電気回路制御
系および背面からの照明手段が設けられているが、これ
らについては省略している。
ー表示用のものを示している。またこの表示装置は周知
のカラー液晶表示装置の製造工程と同様にして容易に製
造できる。なお実際の表示装置においては、第5図の構
成の他に周知の画像表示駆段として、各種電気回路制御
系および背面からの照明手段が設けられているが、これ
らについては省略している。
本発明によれば、a−Si薄膜トランジスタの(チャネ
ル幅)/(チャネル長)比を等価的に大きくしてオン電
流を高くできる効果がある。したがって、このようなa
−Si薄膜トランジスタにより構成されたアクティブマト
リクス回路基板においては、各画素に設けているa−Si
薄膜トランジスタの特性不良なものが著しく減少し、高
歩留りを実現できる効果がある。さらに、このアクティ
ブマトリクス回路基板を用いた画像表示装置において
は、a−Si薄膜トランジスタやそれにより構成したアク
ティブマトリクス回路基板が上記の特徴を持っているの
で、応答性改善や画面むらをなくすことができるという
効果があり、この技術分野の発展に寄与するところ多大
である。
ル幅)/(チャネル長)比を等価的に大きくしてオン電
流を高くできる効果がある。したがって、このようなa
−Si薄膜トランジスタにより構成されたアクティブマト
リクス回路基板においては、各画素に設けているa−Si
薄膜トランジスタの特性不良なものが著しく減少し、高
歩留りを実現できる効果がある。さらに、このアクティ
ブマトリクス回路基板を用いた画像表示装置において
は、a−Si薄膜トランジスタやそれにより構成したアク
ティブマトリクス回路基板が上記の特徴を持っているの
で、応答性改善や画面むらをなくすことができるという
効果があり、この技術分野の発展に寄与するところ多大
である。
第1図(a)〜(d)は本発明による薄膜トランジスタ
及び該トランジスタを用いたアクティブマトリクス回路
基板の第1の実施例を示す部分平面図および各断面図、
第2図は第1図の薄膜トランジスタのドレイン電流平方
根とゲート電圧の関係を示す特性例図、第3図(a),
(b)は本発明による薄膜トランジスタ及び該トランジ
スタを用いたアクティブマトリクス回路基板の第2の実
施例を示す部分平面図および断面図、第4図(a),
(b)は本発明による薄膜トランジスタ及び該トランジ
スタを用いたアクティブマトリクス回路基板の第3の実
施例を示す部分平面図および断面図、第5図(a),
(b)は本発明による薄膜トランジスタを用いたアクテ
ィブマトリクス回路基板を使用した画像表示装置の一実
施例を示す要部平面図および断面図、第6図(a)〜
(d)は従来の薄膜トランジスタを例示する断面図、第
7図(a),(b)は従来から考え得る薄膜トランジス
タを例示する断面図である。 1……絶縁性基板、2……ゲート電極(第1の電極)、
3……ゲート絶縁膜(第1の絶縁膜)、4……シリコン
系半導体膜(a−Si膜)、5……ドレイン電極(第2の
電極)、6……ソース電極(第3の電極)、7……表示
画素電極、8……ゲート線(ゲートバスライン)、9…
…ドレイン線(ドレインバスライン)、51,61……n型
シリコン薄膜、20……偏光板、21……カラーフィルタ、
22,26……保護膜、23……対向電極、24……配向膜、25
……液晶、70……アクティブマトリクス回路基板。
及び該トランジスタを用いたアクティブマトリクス回路
基板の第1の実施例を示す部分平面図および各断面図、
第2図は第1図の薄膜トランジスタのドレイン電流平方
根とゲート電圧の関係を示す特性例図、第3図(a),
(b)は本発明による薄膜トランジスタ及び該トランジ
スタを用いたアクティブマトリクス回路基板の第2の実
施例を示す部分平面図および断面図、第4図(a),
(b)は本発明による薄膜トランジスタ及び該トランジ
スタを用いたアクティブマトリクス回路基板の第3の実
施例を示す部分平面図および断面図、第5図(a),
(b)は本発明による薄膜トランジスタを用いたアクテ
ィブマトリクス回路基板を使用した画像表示装置の一実
施例を示す要部平面図および断面図、第6図(a)〜
(d)は従来の薄膜トランジスタを例示する断面図、第
7図(a),(b)は従来から考え得る薄膜トランジス
タを例示する断面図である。 1……絶縁性基板、2……ゲート電極(第1の電極)、
3……ゲート絶縁膜(第1の絶縁膜)、4……シリコン
系半導体膜(a−Si膜)、5……ドレイン電極(第2の
電極)、6……ソース電極(第3の電極)、7……表示
画素電極、8……ゲート線(ゲートバスライン)、9…
…ドレイン線(ドレインバスライン)、51,61……n型
シリコン薄膜、20……偏光板、21……カラーフィルタ、
22,26……保護膜、23……対向電極、24……配向膜、25
……液晶、70……アクティブマトリクス回路基板。
───────────────────────────────────────────────────── フロントページの続き (72)発明者 高野 隆男 神奈川県横浜市戸塚区吉田町292番地 株式会社日立製作所生産技術研究所内 (72)発明者 釼持 秋広 神奈川県横浜市戸塚区吉田町292番地 株式会社日立製作所生産技術研究所内 (72)発明者 中谷 光雄 神奈川県横浜市戸塚区吉田町292番地 株式会社日立製作所生産技術研究所内 (56)参考文献 特開 昭60−112089(JP,A) 特開 昭61−97864(JP,A) 特開 昭62−297880(JP,A) 特開 昭63−284524(JP,A) 特開 平2−10329(JP,A) 特開 平2−10332(JP,A) (58)調査した分野(Int.Cl.6,DB名) G02F 1/136 500 H01L 29/786
Claims (5)
- 【請求項1】絶縁性基板上に設けた第一の電極パターン
と、該第一の電極パターンを被覆した第一の絶縁膜と、
該第一の絶縁膜上に設けかつ該第一の電極パターンと少
なくとも一部が重なるように設けた半導体膜パターン
と、該半導体膜パターンの少なくとも一部と重なるよう
に設けた第二及び第三の電極パターンとを備え、該半導
体膜パターンのチャネル長方向において該半導体膜パタ
ーンの境界を該第一の電極パターンの境界と該第二もし
くは第三の電極パターンの境界との間に配置し、該半導
体膜パターンの境界と該第一の電極パターンの境界のチ
ャネル長方向の距離を該半導体膜の膜厚と同等以上とし
た薄膜トランジスタであって、 該第一の絶縁膜上の該第一の電極パターンと該第三の電
極パターンとが重なる領域に該半導体膜パターンの有す
る側壁であって該第二の電極パターンから該第三の電極
パターンへ向かうように形成した第一の側壁の一部を配
置するとともに、該第一の絶縁膜上の該第一の電極パタ
ーンと該第二の電極パターンとが重なる領域に該半導体
膜パターンの有する側壁であって該第三の電極パターン
から該第二の電極パターンへ向かうように形成した第二
の側壁の一部を配置したことを特徴とする薄膜トランジ
スタ。 - 【請求項2】絶縁性基板上に設けた第一の電極パターン
と、該第一の電極パターンを被覆した第一の絶縁膜と、
該第一の絶縁膜上に設けかつ該第一の電極パターンと少
なくとも一部が重なるように設けた半導体膜パターン
と、該半導体膜パターンの少なくとも一部と重なるよう
に設けた第二及び第三の電極パターンとを備え、該半導
体膜パターンのチャネル長方向において該半導体膜パタ
ーンの境界を該第一の電極パターンの境界と該第二もし
くは第三の電極パターンの境界との間に配置し、該半導
体膜パターンの境界と該第一の電極パターンの境界のチ
ャネル長方向の距離を該半導体膜の膜厚と同等以上とし
た薄膜トランジスタであって、 該第一の絶縁膜上の該第一の電極パターンと該第三の電
極パターンとが重なる領域に該半導体膜パターンの有す
るチャネルの幅方向にある第一の側壁の一部を配置する
とともに、該第一の絶縁膜上の該第一の電極パターンと
該第二の電極パターンとが重なる領域に該半導体膜パタ
ーンの有するチャネルの幅方向にある第二の側壁の一部
を配置したことを特徴とする薄膜トランジスタ。 - 【請求項3】絶縁性基板上に設けた第一の電極パターン
と、該第一の電極パターンを被覆した第一の絶縁膜と、
該第一の絶縁膜上に設けかつ該第一の電極パターンと少
なくとも一部が重なるように設けた半導体膜パターン
と、該半導体膜パターンの少なくとも一部と重なるよう
に設けた第二及び第三の電極パターンとを備え、該半導
体膜パターンのチャネル長方向において該半導体膜パタ
ーンの境界を該第一の電極パターンの境界と該第二もし
くは第三の電極パターンの境界との間に配置し、該半導
体膜パターンの境界と該第一の電極パターンの境界のチ
ャネル長方向の距離を該半導体膜の膜厚と同等以上とし
た薄膜トランジスタであって、 該第一の絶縁膜上の該第一の電極パターンと重なる領域
に、該半導体膜パターンの側壁であってチャネル長方向
の一端となる側壁とは異なる方向に存在する第一の側壁
の一部と該半導体膜パターンの側壁であってチャネル長
方向の他端となる側壁とは異なる方向に存在する第二の
側壁の一部を配置し、 少なくとも該第一の側壁の一部を該第二の電極パターン
で被覆しかつ少なくとも該第二の側壁の一部を該第三の
電極パターンで被覆したことを特徴とする薄膜トランジ
スタ。 - 【請求項4】表示画素電極と、第一のバスラインと、該
第一のバスラインと交差させて配置した第二のバスライ
ンと、該表示画素電極、該第一のバスライン及び該第二
のバスラインと電気的に接続する薄膜トランジスタとを
備えたアクティブマトリクス回路基板であって、 該薄膜トランジスタが請求項1から3のいずれかに記載
の薄膜トランジスタであることを特徴とするアクティブ
マトリクス回路基板。 - 【請求項5】表示画素電極と、第一のバスラインと、該
第一のバスラインと交差させて配置した第二のバスライ
ンと、該表示画素電極、該第一のバスライン及び該第二
のバスラインと電気的に接続する薄膜トランジスタとを
有する第一の基板と、 対向電極を有し、該第一の基板に対向させて配置した第
二の基板と、 該第一の基板と該第二の基板との間に充填された液晶材
料とを備えた画像表示装置であって、 該薄膜トランジスタが請求項1から3のいずれかに記載
の薄膜トランジスタであることを特徴とする画像表示装
置。
Priority Applications (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP3355789A JP2804063B2 (ja) | 1989-02-15 | 1989-02-15 | 薄膜トランジスタ及び該トランジスタを用いたアクティブマトリクス回路基板並びに画像表示装置 |
Applications Claiming Priority (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP3355789A JP2804063B2 (ja) | 1989-02-15 | 1989-02-15 | 薄膜トランジスタ及び該トランジスタを用いたアクティブマトリクス回路基板並びに画像表示装置 |
Publications (2)
Publication Number | Publication Date |
---|---|
JPH02213821A JPH02213821A (ja) | 1990-08-24 |
JP2804063B2 true JP2804063B2 (ja) | 1998-09-24 |
Family
ID=12389856
Family Applications (1)
Application Number | Title | Priority Date | Filing Date |
---|---|---|---|
JP3355789A Expired - Lifetime JP2804063B2 (ja) | 1989-02-15 | 1989-02-15 | 薄膜トランジスタ及び該トランジスタを用いたアクティブマトリクス回路基板並びに画像表示装置 |
Country Status (1)
Country | Link |
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JP (1) | JP2804063B2 (ja) |
Cited By (1)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
US8917016B2 (en) | 2003-06-17 | 2014-12-23 | Semiconductor Energy Laboratory Co., Ltd. | Display device and electronic apparatus |
Families Citing this family (1)
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-
1989
- 1989-02-15 JP JP3355789A patent/JP2804063B2/ja not_active Expired - Lifetime
Cited By (3)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
US8917016B2 (en) | 2003-06-17 | 2014-12-23 | Semiconductor Energy Laboratory Co., Ltd. | Display device and electronic apparatus |
CN102832228B (zh) * | 2003-06-17 | 2016-03-16 | 株式会社半导体能源研究所 | 显示器件和电子设备 |
US9887241B2 (en) | 2003-06-17 | 2018-02-06 | Semiconductor Energy Laboratory Co., Ltd. | Display device and electronic apparatus |
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JPH02213821A (ja) | 1990-08-24 |
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