JP4660004B2 - Ｍｏｓ半導体装置の製造方法 - Google Patents
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Description
【０００１】
【発明の属する技術分野】
本発明は、高耐圧用のＭＯＳトランジスタにおいて、ソース領域およびドレイン領域を不純物濃度の異なる同一導電型の不純物からなる２層の拡散領域より形成することで、ＭＯＳトランジスタの電界緩和およびＭＯＳトランジスタサイズの微細化を図るＭＯＳ半導体装置およびその製造方法に関する。
【０００２】
【従来の技術】
近年、ＭＤやＣＤ等の携帯機器では、ＩＣの微細化による高集積化、能力向上、低消費電力等が要求されている。そして、下記に従来例として示すパワーＭＯＳトランジスタは、一般に携帯機器、例えば、ＭＤやＣＤ等のバッテリー駆動モータドライバーＩＣとして使用されている。そして、上記した開発テーマを目標に、日々研究・開発されている。
【０００３】
図１１は、従来におけるＢｉ−ＣＭＯＳプロセスにおけるＮチャンネル型ＭＯＳトランジスタ１およびＰチャンネル型ＭＯＳトランジスタ２の断面図を示したものである。
【０００４】
Ｐ−型の単結晶シリコン基板３上には、例えば、比抵抗０．１〜３．５Ω・ｃｍ、厚さ１．０〜６．０μｍのエピタキシャル層８が形成されている。そして、基板３およびエピタキシャル層８には、両者を完全に貫通するＰ＋型分離領域６によって第１の島領域２９および第２の島領域３０がされている。
【０００５】
この分離領域６は、基板３表面から上下方向に拡散した第１の分離領域７およびエピタキシャル層８の表面から拡散した第２の分離領域９から成り、２者が連結することでエピタキシャル層８を島状に分離する。また、Ｐ＋型分離領域６上には、ＬＯＣＯＳ酸化膜１３が形成されていることで、より素子間分離が成される。
【０００６】
そして、第１の島領域２９にはＮチャンネル型ＭＯＳトランジスタ１が形成されている。Ｎチャンネル型ＭＯＳトランジスタ１において、基板３とエピタキシャル層８との間にＰ＋型の埋め込み層５が形成されており、Ｐ＋型の埋め込み層５と連結してＰ＋型のウェル領域１０が形成されている。そして、Ｐ＋型のウェル領域１０にはドレイン領域としてＮ＋型のウェル領域１４、ソース領域としてＮ＋型のウェル領域１５が形成されている。また、Ｐ＋型の拡散領域１９も形成されている。このとき、Ｎ＋型のウェル領域１４、１５はゲート１６下まで、また、深さ方向はＰ＋型の埋め込み層５付近まで深く形成されている。
【０００７】
Ｎ＋型のウェル領域１４、１５の表面にはＮ＋＋型のコンタクト領域２２、２３が形成されており、それぞれコンタクトホール２７を介して外部電極２８と接続されている。
【０００８】
ここで、ソースおよびドレイン領域として形成されているＮ＋型のウェル領域１４、１５の特徴としては、ゲート１６下に形成されるＮ型のチャンネルとＮ＋＋型のコンタクト領域２２、２３間に形成されていることで、Ｎ＋＋型のコンタクト領域２２、２３に対して濃度勾配を形成することができる。そのことにより、Ｎチャンネル型ＭＯＳトランジスタ１がＯＦＦ時、Ｎチャンネル型ＭＯＳトランジスタ１に逆方向電圧が印加したときの空乏層形成領域を確保することができる。
【０００９】
また、Ｐ＋型の拡散領域１９は、Ｐ＋型のウェル領域１０の電位を安定させる効果があり、このことにより、Ｎチャンネル型ＭＯＳトランジスタ１のＯＮ時におけるチャンネル形成がより確実になる構造となっている。
【００１０】
次に、第２の島領域３０にはＰチャンネル型ＭＯＳトランジスタ２が形成されている。Ｐチャンネル型ＭＯＳトランジスタ２において、基板３とエピタキシャル層８との間にＮ＋型の埋め込み層４が形成されており、エピタキシャル層８にはドレイン領域としてＰ＋型のウェル領域１１、ソース領域としてＰ＋型のウェル領域１２が形成されている。また、Ｎ＋型の拡散領域１８も形成されている。このとき、Ｐ＋型のウェル領域１１、１２はゲート１７下まで、また、深さ方向はＮ＋型の埋め込み層４付近まで深く形成されている。
【００１１】
Ｐ＋型のウェル領域１１、１２の表面にはＰ＋＋型のコンタクト領域２０、２１が形成されており、それぞれコンタクトホール２７を介して外部電極２８と接続されている。
【００１２】
ここで、上記したＮチャンネル型ＭＯＳトランジスタ１と同様に、ソースおよびドレイン領域として形成されているＰ＋型のウェル領域１１、１２の特徴としては、Ｐ型のチャンネルとＰ＋＋型のコンタクト領域２０、２１間に形成されていることで、Ｐ＋＋型のコンタクト領域２０、２１に対して濃度勾配を形成することができる。そのことにより、Ｐチャンネル型ＭＯＳトランジスタ２がＯＦＦ時、Ｐチャンネル型ＭＯＳトランジスタ２に逆方向電圧が印加したときの空乏層形成領域を確保することができる。
【００１３】
また、Ｎ＋型の拡散領域１８は、Ｎ−型のエピタキシャル層８の電位を安定させる効果があり、このことにより、Ｐチャンネル型ＭＯＳトランジスタ２のＯＮ時におけるチャンネル形成がより確実になる構造となっている。
【００１４】
次に、従来の製造方法により、図１１に示したＢｉ−ＣＭＯＳプロセスにおける高耐圧用のＮチャンネル型ＭＯＳトランジスタ１およびＰチャンネル型ＭＯＳトランジスタ２の製造工程について、図１２〜図１９を参照にして以下に説明する。
【００１５】
先ず、図１２に示すように、Ｐ−型の単結晶シリコン基板３を準備し、この基板３の表面を熱酸化して酸化膜を形成し、Ｐチャンネル型ＭＯＳトランジスタ２のＮ＋型の埋め込み層４に対応する酸化膜をホトエッチングして選択マスクとする。そして、基板３表面にＮ＋型埋め込み層４を形成するヒ素（Ａｓ）を拡散する。
【００１６】
次に、図１３に示すように、Ｎチャンネル型ＭＯＳトランジスタ１のＰ＋型の埋め込み層５およびＰ＋型の分離領域６を形成するための第１のＰ＋型の埋め込み層７のイオン注入を行う。図１２において選択マスクとして用いた酸化膜を全て除去した後、基板３の表面を熱酸化してシリコン酸化膜を、例えば、０．０１〜０．２０μｍ程度形成し、公知のフォトリソグラフィ技術によりＰ＋型の埋め込み層５、７を形成する部分に開口部が設けられたフォトレジストを選択マスクとして形成する。そして、Ｐ型不純物、例えば、ホウ素（Ｂ）をイオンエネルギー１００〜２００ｋｅＶ、導入量１．０×１０13〜１．０×１０15／ｃｍ2でイオン注入する。その後、フォトレジストを除去する。このとき、Ｎ＋型の埋め込み層４も同時に拡散される。
【００１７】
次に、図１４に示すように、酸化膜を全て除去した後、基板３をエピタキシャル成長装置のサセプタ上に配置し、ランプ加熱によって基板３に、例えば、１０００℃程度の高温を与えると共に反応管内にＳｉＨ2Ｃｌ2ガスとＨ2ガスを導入することにより、例えば、比抵抗０．１〜３．５Ω・ｃｍ、厚さ１．０〜６．０μｍ程度のエピタキシャル層８を成長させる。そして、エピタキシャル層８の表面を熱酸化してシリコン酸化膜を、例えば、０．１〜０．６μｍ程度形成した後、第２のＰ＋型の埋め込み層９、Ｎチャンネル型ＭＯＳトランジスタ１のＰ＋型ウェル領域１０およびＰチャンネル型ＭＯＳトランジスタ２のソースおよびドレイン領域のＰ＋型ウェル領域１１、１２に対応する酸化膜をホトエッチングして選択マスクとする。そして、Ｐ型不純物、例えば、ホウ素（Ｂ）をイオンエネルギー２０〜６５ｋｅＶ、導入量３．０×１０12〜１０14／ｃｍ2でイオン注入し、拡散する。このとき、Ｎ＋型埋め込み層４、Ｐ＋型の埋め込み層５、７が同時に拡散される。
【００１８】
次に、図１５に示すように、図１４において形成したシリコン酸化膜上に、公知のフォトリソグラフィ技術によりＮチャンネル型ＭＯＳトランジスタ１のソースおよびドレイン領域のＮ＋型のウェル領域１４、１５を形成する部分に開口部が設けられたフォトレジストを選択マスクとして形成する。そして、Ｎ型不純物、例えば、リン（Ｐ）をイオンエネルギー２０〜６５ｋｅＶ、導入量１．０×１０13〜１．０×１０15／ｃｍ2でイオン注入する。その後、フォトレジストを除去する。このとき、Ｐ＋型の埋め込み層９およびＰ＋型のウェル領域１０、１１、１２も同時に拡散される。そして、Ｐ＋型の埋め込み層７、９が連結することでＰ＋型の分離領域６が形成される。また、Ｐ＋型の埋め込み層５とＰ＋型のウェル領域１０も連結する。
【００１９】
次に、図１６に示すように、図１５において形成したシリコン酸化膜を除去し、例えば、８００〜１２００℃程度でスチーム酸化で酸化膜付けを行いながら基板３全体に熱処理を与え、Ｐ＋型分離領域６上には、ＬＯＣＯＳ酸化膜１３が形成されることで、より素子間分離が成される。ここで、ＬＯＣＯＳ酸化膜１３は、例えば、厚さ０．５〜１．０μｍ程度に形成される。次に、基板３全体にゲートシリコン酸化膜を、例えば、厚さ０．０１〜０．２０μｍ程度形成し、その酸化膜上にポリシリコンを形成し、リン（Ｐ）を拡散し、ポリシリコンをエッチングすることでＮチャンネル型ＭＯＳトランジスタ１のゲート１６およびＰチャンネル型ＭＯＳトランジスタ２のゲート１７を形成する。その後、ゲート１６、１７にはゲート酸化膜を形成する。このとき、Ｎ＋型のウェル領域１４、１５が同時に拡散される。
【００２０】
次に、図１７に示すように、図１６において形成したシリコン酸化膜上に、公知のフォトリソグラフィ技術によりＮチャンネル型ＭＯＳトランジスタ１のＮ＋＋型のコンタクト領域２２、２３およびＰチャンネル型ＭＯＳトランジスタ２のＮ＋型の拡散領域１８を形成する部分に開口部が設けられたフォトレジストを選択マスクとして形成する。そして、Ｎ型不純物、例えば、ヒ素（Ａｓ）をイオンエネルギー８０〜１２０ｋｅＶ、導入量１．０×１０13〜１．０×１０15／ｃｍ2でイオン注入する。このとき、Ｎ＋＋型のコンタクト領域２２、２３にヒ素（Ａｓ）をイオン注入する工程では、選択マスクしてフォトレジストの他にゲート１６等を用いることで、Ｎ＋＋型のコンタクト領域２２、２３の位置をより正確にイオン注入を行うことができる。また、Ｎ＋型の拡散領域１８にヒ素（Ａｓ）をイオン注入する工程においても、選択マスクしてフォトレジストの他にＬＯＣＯＳ酸化膜１３を用いることで、Ｎ＋型の拡散領域１８の位置をより正確にイオン注入を行うことができる。その後、フォトレジストを除去する。
【００２１】
次に、図１８に示すように、図１６において形成したシリコン酸化膜上に、公知のフォトリソグラフィ技術によりＮチャンネル型ＭＯＳトランジスタ１のＰ＋型の拡散領域１９およびＰチャンネル型ＭＯＳトランジスタ２のＰ＋＋型コンタクト領域２０、２１を形成する部分に開口部が設けられたフォトレジストを選択マスクとして形成する。そして、Ｐ型不純物、例えば、フッカホウ素（ＢＦ）をイオンエネルギー４０〜８５ｋｅＶ、導入量１．０×１０15〜１．０×１０17／ｃｍ2でイオン注入する。このとき、図１７の場合と同様に、Ｐ＋＋型の拡散領域１９にフッカホウ素（ＢＦ）をイオン注入する工程では、選択マスクしてフォトレジストの他にＬＯＣＯＳ酸化膜１３を用いることで、Ｐ＋＋型の拡散領域１９の位置をより正確にイオン注入を行うことができる。その後、フォトレジストを除去する。このとき、Ｎ＋＋型のコンタクト領域２２、２３およびＮ＋型の拡散領域１８が同時に拡散される。
【００２２】
次に、図１９に示すように、ＬＯＣＯＳ酸化膜１３上、Ｎチャンネル型ＭＯＳトランジスタ１およびＰチャンネル型ＭＯＳトランジスタ２上には、絶縁膜であるＴＥＯＳ（Ｔｅｔｒａｅｔｈｙｌｏｒｔｈｏｓｉｌｉｃａｔｅ）膜２４を、例えば、厚さ０．０１〜０．２０μｍ程度形成し、次に、シリコン窒化膜２５を、例えば、厚さ０．０１〜０．２０μｍ程度形成する。そして、シリコン窒化膜２５上にはＢＰＳＧ（リンホウ素シリケートガラス）膜２６を、例えば、厚さ０．５〜３．０μｍ程度形成し、その後、ＳＯＧ（Ｓｐｉｎ Ｏｎ Ｇｌａｓｓ）膜により表面が平坦化する。
【００２３】
その後、エッチングによりコンタクトホール２７を形成する。そして、Ｎチャンネル型ＭＯＳトランジスタ１のＮ＋＋型のコンタクト領域２２、２３およびＰ＋型の拡散領域１９、また、Ｐチャンネル型ＭＯＳトランジスタ２のＰ＋＋型のコンタクト領域２０、２１およびＮ＋型の拡散領域１８上には、外部と電気的に接続するためにコンタクトホール２７を介してＡｌの外部電極２８が形成され、図１１に示したＢｉ−ＣＭＯＳプロセスにおけるＮチャンネル型ＭＯＳトランジスタ１およびＰチャンネル型ＭＯＳトランジスタ２が完成する。
【００２４】
【発明が解決しようとする課題】
上記したように、従来のＢｉ−ＣＭＯＳプロセスのＮチャンネル型ＭＯＳトランジスタ１およびＰチャンネル型ＭＯＳトランジスタ２では、ソースおよびドレイン領域の表面にＮ＋＋型およびＰ＋＋型の高濃度不純物のコンタクト領域２０、２１、２２、２３を形成していた。
【００２５】
しかしながら、ソースおよびドレイン領域として形成するＮ＋型のウェル領域１４、１５およびＰ＋型のウェル領域１１、１２の表面にＮ＋＋型およびＰ＋＋型の高濃度不純物のコンタクト領域２０、２１、２２、２３が熱拡散により幅広く形成されている構造により、ＭＯＳトランジスタ１、２がＯＦＦ時に以下に述べる２つの課題が発生を引き起こした。
【００２６】
第１の課題は、Ｎチャンネル型ＭＯＳトランジスタ１およびＰチャンネル型ＭＯＳトランジスタ２がＯＦＦ時、つまり、ＭＯＳトランジスタ１、２に逆方向電圧が印加した場合に空乏層を形成することでＭＯＳトランジスタ１、２の破壊に対処する。しかし、従来のＭＯＳトランジスタ１、２では、Ｎ＋＋型のコンタクト領域２２、２３、Ｐ＋＋型のコンタクト領域２０、２１が、Ｎ＋型のウェル領域１４、１５およびＰ＋型のウェル領域１１、１２表面上に熱拡散により幅広く形成されていたため、空乏層形成領域を十分に確保することができず、必要とされる耐圧を得ることが出来ないという課題があった。
【００２７】
第２の課題は、Ｎチャンネル型ＭＯＳトランジスタ１およびＰチャンネル型ＭＯＳトランジスタ２がＯＦＦ時にソース電圧またはドレイン電圧が上昇することにより、ドレイン領域−ゲート間の電界が高くなる。しかし、ゲート１６、１７下には隣接してＮ＋＋型のコンタクト領域２２、２３およびＰ＋＋型のコンタクト領域２０、２１が形成されていたため、空乏層が広がれることができなかった。そのため、発生した電界を逃がすことができず、ゲート１６、１７下に形成されているシリコン酸化膜に高電界がかかり、シリコン酸化膜が特性変動を起こすという課題であった。
【００２８】
【課題を解決するための手段】
本発明は、上記した従来の課題に鑑みてなされたもので、本発明であるＭＯＳ半導体装置では、一導電型の半導体基板と、該基板表面に積層されている逆導電型のエピタキシャル層と、該エピタキシャル層を貫通して第１の島領域および第２の島領域を形成している一導電型の分離領域と、前記第１の島領域に形成されている一導電型のウェル領域と、前記ウェル領域に形成されている逆導電型のソースおよびドレイン領域と、前記第２の島領域の前記エピタキシャル層に形成されている一導電型のソースおよびドレイン領域と、前記一導電型のソースおよびドレイン領域の表面に少なくとも１つ浅く形成されている一導電型の拡散領域と、前記逆導電型のソースおよびドレイン領域の表面に少なくとも１つ浅く形成されている逆導電型の拡散領域と、前記第１および第２の島領域上に形成されている一導電型および逆導電型のＭＯＳトランジスタのゲートと、前記ＭＯＳトランジスタ上に形成されている絶縁膜と、前記拡散領域上の前記絶縁膜に形成されているコンタクトホールとを備えていることを特徴とする。
【００２９】
本発明のＭＯＳ半導体装置は、好適には、前記ソース領域およびドレイン領域を不純物濃度の濃い第１の拡散領域と更に不純物濃度の濃い前記コンタクトホールの幅とほぼ同等の幅である第２の拡散領域とで重畳して形成した構造としたことに特徴を有する。そのことにより、不純物濃度の高い前記第２の拡散領域の形成領域を最小限にすることができ、上記した種々の課題に対応することができる。
【００３０】
上記した課題を解決するために、本発明のＭＯＳ半導体装置の製造方法は、一導電型の半導体基板を準備する工程と、該基板上に逆導電型のエピタキシャル層を積層する工程と、前記エピタキシャル層を貫通する一導電型の分離領域により第１の島領域および第２の島領域を形成する工程と、前記第１の島領域に一導電型のウェル領域および前記第２の島領域のエピタキシャル層に一導電型のソースおよびドレイン領域を形成する工程と、前記ウェル領域に逆導電型のソースおよびドレイン領域を形成する工程と、前記エピタキシャル層上にＭＯＳトランジスタのゲートを形成する工程と、前記ＭＯＳトランジスタ上に絶縁膜を形成する工程と、前記ソースおよびドレイン領域上の前記絶縁膜にコンタクトホールを形成する工程と、前記コンタクトホールを介して前記一導電型のソースおよびドレイン領域の表面に少なくとも１つ浅く一導電型の拡散領域を形成する工程と、前記コンタクトホールを介して前記逆導電型のソースおよびドレイン領域の表面に少なくとも１つ浅く逆導電型の拡散領域を形成する工程とを有することを特徴とする。
【００３１】
本発明のＭＯＳ半導体装置の製造方法は、好適には、前記ＭＯＳトランジスタの前記一導電型および逆導電型のソースおよびドレイン領域の表面に一導電型および逆導電型の拡散領域を形成する工程は、前記コンタクトホールを介して不純物をイオン注入して形成する工程であることに特徴を有する。そのことにより、前記一導電型および逆導電型の拡散領域は、形成したい部分に的確に形成することができるので、前記ＭＯＳトランジスタのチップサイズの拡大を防止することができる。
【００３２】
【発明の実施の形態】
以下に本発明の実施の形態について図面を参照しながら詳細に説明する。
【００３３】
図１は、本発明におけるＢｉ−ＣＭＯＳプロセスにおけるＮチャンネル型ＭＯＳトランジスタ４１およびＰチャンネル型ＭＯＳトランジスタ４２の断面図を示したものである。
【００３４】
Ｐ−型の単結晶シリコン基板４３上には、例えば、比抵抗０．１〜３．５Ω・ｃｍ、厚さ１．０〜６．０μｍのエピタキシャル層４８が形成されている。そして、基板４３およびエピタキシャル層４８には、両者を完全に貫通するＰ＋型分離領域４６によって第１の島領域７１および第２の島領域７２がされている。
【００３５】
この分離領域４６は、基板４３表面から上下方向に拡散した第１の分離領域４７およびエピタキシャル層４８の表面から拡散した第２の分離領域４９から成り、２者が連結することでエピタキシャル層４８を島状に分離する。また、Ｐ＋型分離領域４６上には、ＬＯＣＯＳ酸化膜５３が形成されていることで、より素子間分離が成される。
【００３６】
そして、第１の島領域７１にはＮチャンネル型ＭＯＳトランジスタ４１が形成されている。Ｎチャンネル型ＭＯＳトランジスタ４１において、基板４３とエピタキシャル層４８との間にＰ＋型の埋め込み層４５が形成されており、Ｐ＋型の埋め込み層４５と連結してＰ＋型のウェル領域５０が形成されている。そして、Ｐ＋型のウェル領域５０にはドレイン領域としてＮ＋型のウェル領域５４、ソース領域としてＮ＋型のウェル領域５５が形成されている。また、Ｐ＋＋型の拡散領域５８も形成されている。このとき、Ｎ＋型のウェル領域５４、５５はゲート５６下まで、また、深さ方向はＰ＋型の埋め込み層４５付近まで深く形成されている。
【００３７】
そして、Ｎ＋型のウェル領域５４、５５の表面にはＮ＋＋型のコンタクト領域６２、６３が形成されており、それぞれコンタクトホール６７を介して外部電極６８と接続されている。
【００３８】
ここで、ソースおよびドレイン領域として形成されているＮ＋型のウェル領域５４、５５の特徴としては、ゲート５６下に形成されるＮ型のチャンネルとＮ＋＋型のコンタクト領域６２、６３間に形成されていることで、Ｎ＋＋型のコンタクト領域６２、６３に対して濃度勾配を形成することができる。そのことにより、Ｎチャンネル型ＭＯＳトランジスタ４１がＯＦＦ時、Ｎチャンネル型ＭＯＳトランジスタ４１に逆方向電圧がかかったときの空乏層形成領域を確保することができるので高耐圧のＭＯＳトランジスタを実現できる。
【００３９】
また、Ｐ＋型の拡散領域５８は、Ｐ＋型のウェル領域５０の電位を安定させる効果があり、このことにより、Ｎチャンネル型ＭＯＳトランジスタ４１のＯＮ時におけるチャンネル形成がより確実になる構造となっている。
【００４０】
そして、本発明のＭＯＳ半導体装置の特徴としては、Ｎ＋型のウェル領域５４、５５の表面にＮ＋＋型のコンタクト領域６２、６３が、コンタクトホール６７の幅に合わせて深さ方向にも浅く形成されていることである。このＮ＋＋型のコンタクト領域６２、６３は電流が取り出せる程度の領域が確保されていれば良く、このことにより、ソースおよびドレイン電流の流れがスムーズとなる。このことにより、以下の効果を得ることが出来る。
【００４１】
第１の効果は、Ｎチャンネル型ＭＯＳトランジスタ４１がＯＦＦ時にソース電圧またはドレイン電圧が上昇することにより、Ｎチャンネル型ＭＯＳトランジスタ４１逆方向電圧が印加した場合にみられる。それは、ソースおよびドレイン領域において、ソースおよびドレイン領域として用いるＮ＋型のウェル領域の表面にＮ＋＋型のコンタクト領域６２、６３がコンタクトホール６７の幅に合わせて必要最小限の領域で形成されている構造を有することにある。そのことにより、Ｎ＋＋型のコンタクト領域６２、６３とＮ＋型のウェル領域５４、５５間との深さ方向における距離をかせぐことで空乏層形成領域を確保することができ、耐圧をかせぐことができる。この結果、従来のトランジスタサイズと比べて、トランジスタサイズは変更しないが、耐圧を大幅に向上することがでる。更に、Ｎ＋＋型のコンタクト領域６２、６３により、配線電極６８とシリコン基板間とのオーミックコンタクトを確保することができる。
【００４２】
第２の効果は、Ｎチャンネル型のＭＯＳトランジスタ４１がＯＦＦ時にソース電圧またはドレイン電圧が上昇することにより、ドレイン領域−ゲート間の電界が高くなる場合にみられる。それは、Ｎ＋＋型のコンタクト領域６２、６３がＮ＋型のウェル領域５４、５５の表面に最低限必要とされるスペースで形成され、Ｎ＋＋型のコンタクト領域６２、６３の周囲をＮ＋型のウェル領域５４、５５で囲む構造を有する。そのことにより、ゲート５６下およびその周辺にはＮ＋＋型のコンタクト領域６２、６３よりも不純物濃度の低いＮ＋型のウェル領域５４、５５が深く形成されていることで、空乏層形成領域を確保することができる。その結果、ソース電圧またはドレイン電圧が上昇することで発生する電界に対して空乏層を形成することで対抗することができる。そして、ゲート５６下に形成されているシリコン酸化膜が高電界に影響を受けることが大幅に削減でき、シリコン酸化膜の特性変動を大幅に低減する効果が得られる。
【００４３】
次に、第２の島領域７２にはＰチャンネル型ＭＯＳトランジスタ４２が形成されている。Ｐチャンネル型ＭＯＳトランジスタ４２において、基板４３とエピタキシャル層４８との間にＮ＋型の埋め込み層４４が形成されており、エピタキシャル層４８にはドレイン領域としてＰ＋型のウェル領域５１、ソース領域としてＰ＋型のウェル領域５２が形成されている。また、Ｎ＋型の拡散領域５９も形成されている。このとき、Ｐ＋型のウェル領域５１、５２はゲート５７下まで、また、深さ方向はＮ＋型の埋め込み層４４付近まで深く形成されている。
【００４４】
Ｐ＋型のウェル領域５１、５２の表面にはＰ＋＋型のコンタクト領域６０、６１が形成されており、それぞれコンタクトホール６９を介して外部電極７０と接続されている。
【００４５】
ここで、上記したＮチャンネル型ＭＯＳトランジスタ４１と同様に、ソースおよびドレイン領域として形成されているＰ＋型のウェル領域５１、５２の特徴としては、Ｐ型のチャンネルとＰ＋＋型のコンタクト領域６０、６１間に形成されていることで、Ｐ＋＋型のコンタクト領域６０、６１に対して濃度勾配を形成することができる。そのことにより、Ｐチャンネル型ＭＯＳトランジスタ４２がＯＦＦ時、Ｐチャンネル型ＭＯＳトランジスタ４２に逆方向電圧がかかったときの空乏層形成領域を確保することができるので高耐圧のＭＯＳトランジスタを実現できる。
【００４６】
また、Ｎ＋型の拡散領域５９は、Ｎ−型のエピタキシャル層４８の電位を安定させる効果があり、このことにより、Ｐチャンネル型ＭＯＳトランジスタ４２のＯＮ時におけるチャンネル形成がより確実になる構造となっている。
【００４７】
そして、Ｐチャンネル型ＭＯＳトランジスタ４２もＮチャンネル型ＭＯＳトランジスタ４１と同様に、本発明のＭＯＳ半導体装置の特徴として、Ｐ＋型のウェル領域５１、５２の表面にＰ＋＋型のコンタクト領域６０、６１が、コンタクトホール６９の幅に合わせて深さ方向にも浅く形成されている構造を有している。このことにより、Ｐチャンネル型ＭＯＳトランジスタ４２においても上記したＮチャンネル型ＭＯＳトランジスタ４１において得られる第１および第２の効果と同様の効果が得られる。
【００４８】
次に、本発明の１実施の形態の製造方法により、図１に示したＢｉ−ＣＭＯＳプロセスにおける高耐圧用のＮチャンネル型ＭＯＳトランジスタ４１およびＰチャンネル型ＭＯＳトランジスタ４２の製造工程について、図２〜図１０を参照にして以下に説明する。
【００４９】
先ず、図２に示すように、Ｐ−型の単結晶シリコン基板４３を準備し、この基板４３の表面を熱酸化して酸化膜を形成し、Ｐチャンネル型ＭＯＳトランジスタ４２のＮ＋型の埋め込み層４４に対応する酸化膜をホトエッチングして選択マスクとする。そして、基板４３表面にＮ＋型埋め込み層４４を形成するヒ素（Ａｓ）を拡散する。
【００５０】
次に、図３に示すように、Ｎチャンネル型ＭＯＳトランジスタ４１のＰ＋型の埋め込み層４５およびＰ＋型の分離領域４６を形成するための第１のＰ＋型の埋め込み層４７のイオン注入を行う。図２において選択マスクとして用いた酸化膜を全て除去した後、基板４３の表面を熱酸化してシリコン酸化膜を、例えば、０．０１〜０．２０μｍ程度形成し、公知のフォトリソグラフィ技術によりＰ＋型の埋め込み層４５、４７を形成する部分に開口部が設けられたフォトレジストを選択マスクとして形成する。そして、Ｐ型不純物、例えば、ホウ素（Ｂ）をイオンエネルギー１００〜２００ｋｅＶ、導入量１．０×１０13〜１．０×１０15／ｃｍ2でイオン注入する。その後、フォトレジストを除去する。このとき、Ｎ＋型の埋め込み層４４も同時に拡散される。
【００５１】
次に、図４に示すように、酸化膜を全て除去した後、基板４３をエピタキシャル成長装置のサセプタ上に配置し、ランプ加熱によって基板４３に、例えば、１０００℃程度の高温を与えると共に反応管内にＳｉＨ2Ｃｌ2ガスとＨ2ガスを導入することにより、例えば、比抵抗０．１〜３．５Ω・ｃｍ、厚さ１．０〜６．０μｍ程度のエピタキシャル層４８を成長させる。そして、エピタキシャル層４８の表面を熱酸化してシリコン酸化膜を、例えば、０．２〜０．６μｍ程度形成した後、第２のＰ＋型の埋め込み層４９、Ｎチャンネル型ＭＯＳトランジスタ４１のＰ＋型ウェル領域５０およびＰチャンネル型ＭＯＳトランジスタ４２のソースおよびドレイン領域のＰ＋型ウェル領域５１、５２に対応する酸化膜をホトエッチングして選択マスクとする。そして、Ｐ型不純物、例えば、ホウ素（Ｂ）をイオンエネルギー２０〜６５ｋｅＶ、導入量３．０×１０12〜３．０×１０14／ｃｍ2でイオン注入し、拡散する。このとき、Ｎ＋型埋め込み層４４、Ｐ＋型の埋め込み層４５、４７が同時に拡散される。
【００５２】
次に、図５に示すように、図４において形成したシリコン酸化膜上に、公知のフォトリソグラフィ技術によりＮチャンネル型ＭＯＳトランジスタ４１のソースおよびドレイン領域のＮ＋型のウェル領域５４、５５を形成する部分に開口部が設けられたフォトレジストを選択マスクとして形成する。そして、Ｎ型不純物、例えば、リン（Ｐ）をイオンエネルギー２０〜６５ｋｅＶ、導入量１．０×１０13〜１．０×１０15／ｃｍ2でイオン注入する。その後、フォトレジストを除去する。このとき、Ｐ＋型の埋め込み層４９およびＰ＋型のウェル領域５０、５１、５２も同時に拡散される。そして、Ｐ＋型の埋め込み層４７、４９が連結することでＰ＋型の分離領域４６が形成される。また、Ｐ＋型の埋め込み層４５とＰ＋型のウェル領域５０も連結する。
【００５３】
次に、図６に示すように、図５において形成したシリコン酸化膜を除去し、例えば、８００〜１２００℃程度でスチーム酸化で酸化膜付けを行いながら基板４３全体に熱処理を与え、Ｐ＋型分離領域４６上には、ＬＯＣＯＳ酸化膜５３が形成されることで、より素子間分離が成される。ここで、ＬＯＣＯＳ酸化膜５３は、例えば、厚さ０．５〜１．０μｍ程度に形成される。次に、基板４３全体にゲートシリコン酸化膜を、例えば、厚さ０．０１〜０．２０μｍ程度形成し、その酸化膜上にポリシリコンを形成し、リン（Ｐ）を拡散し、ポリシリコンをエッチングすることでＮチャンネル型ＭＯＳトランジスタ４１のゲート５６およびＰチャンネル型ＭＯＳトランジスタ４２のゲート５７を形成する。その後、ゲート５６、５７にはゲート酸化膜を形成し、例えば、ＣＶＤ法を用いてゲート５６、５７の側面にサイドウォールを形成する。このとき、Ｎ＋型のウェル領域５４、５５が同時に拡散される。
【００５４】
次に、図７に示すように、図６において形成したシリコン酸化膜上に、公知のフォトリソグラフィ技術によりＰチャンネル型ＭＯＳトランジスタ４２のＮ＋型の拡散領域５９を形成する部分に開口部が設けられたフォトレジストを選択マスクとして形成する。そして、Ｎ型不純物、例えば、ヒ素（Ａｓ）をイオンエネルギー８０〜１２０ｋｅＶ、導入量１．０×１０13〜１．０×１０15／ｃｍ2でイオン注入する。このとき、Ｎ＋型の拡散領域５９にヒ素（Ａｓ）をイオン注入する工程においても、選択マスクしてフォトレジストの他にＬＯＣＯＳ酸化膜５３を用いることで、Ｎ＋型の拡散領域５９の位置をより正確にイオン注入を行うことができる。その後、フォトレジストを除去する。
【００５５】
次に、図８に示すように、図６において形成したシリコン酸化膜上に、公知のフォトリソグラフィ技術によりＮチャンネル型ＭＯＳトランジスタ４１のＰ＋＋型の拡散領域５８を形成する部分に開口部が設けられたフォトレジストを選択マスクとして形成する。そして、Ｐ型不純物、例えば、フッカホウ素（ＢＦ）をイオンエネルギー４０〜８５ｋｅＶ、導入量１．０×１０15〜１．０×１０17／ｃｍ2でイオン注入する。このとき、図７の場合と同様に、Ｐ＋＋型の拡散領域５８にフッカホウ素（ＢＦ）をイオン注入する工程では、選択マスクしてフォトレジストの他にＬＯＣＯＳ酸化膜５３を用いることで、Ｐ＋＋型の拡散領域５８の位置をより正確にイオン注入を行うことができる。その後、フォトレジストを除去する。このとき、Ｎ＋型の拡散領域５９が同時に拡散される。
【００５６】
次に、図９に示すように、ＬＯＣＯＳ酸化膜５３上、Ｎチャンネル型ＭＯＳトランジスタ４１およびＰチャンネル型ＭＯＳトランジスタ４２上には、絶縁膜であるＴＥＯＳ（Ｔｅｔｒａｅｔｈｙｌｏｒｔｈｏｓｉｌｉｃａｔｅ）膜６４を、例えば、厚さ０．０１〜０．２０μｍ程度形成し、次に、シリコン窒化膜６５を、例えば、厚さ０．０１〜０．２０μｍ程度形成する。そして、シリコン窒化膜６５上にはＢＰＳＧ（リンホウ素シリケートガラス）膜６６を、例えば、厚さ０．５〜３．０μｍ程度形成し、その後、ＳＯＧ（Ｓｐｉｎ Ｏｎ Ｇｌａｓｓ）膜により表面が平坦化する。ここで、ＢＰＳＧ膜６６下には、シリコン窒化膜６５が形成されているため、水分がＢＰＳＧ膜６６を透過してデバイス内に入ってきても、このシリコン窒化膜６５で防止することができる構造となる。
【００５７】
その後、エッチングによりコンタクトホール６７、６９を形成する。そして、公知のフォトリソグラフィ技術によりＰチャンネル型ＭＯＳトランジスタ４２のＰ＋＋型のコンタクト領域６０、６１を形成する部分に開口部が設けられたフォトレジストを選択マスクとして形成する。そして、Ｐ型不純物、例えば、フッカホウ素（ＢＦ）をイオンエネルギー３０〜７５ｋｅＶ、導入量１．０×１０15〜１．０×１０17／ｃｍ2でイオン注入する。このとき、Ｐ＋＋型のコンタクト領域６０、６１にヒ素（Ａｓ）をイオン注入する工程では、選択マスクしてフォトレジストの他にコンタクトホール６９を用いることで、コンタクト領域６０、６１の位置を必要な場所に正確に形成することができることが本実施の形態の特徴がある。その後、フォトレジストを除去する。
【００５８】
次に、図１０に示すように、公知のフォトリソグラフィ技術によりＮチャンネル型ＭＯＳトランジスタ４１のＮ＋＋型のコンタクト領域６２、６３を形成する部分に開口部が設けられたフォトレジストを選択マスクとして形成する。そして、Ｎ型不純物、例えば、ヒ素（Ａｓ）をイオンエネルギー１０〜５０ｋｅＶ、導入量１．０×１０14〜１．０×１０16／ｃｍ2でイオン注入する。このとき、Ｎ＋＋型のコンタクト領域６２、６３にヒ素（Ａｓ）をイオン注入する工程では、選択マスクしてフォトレジストの他にコンタクトホール６７を用いることで、コンタクト領域６２、６３の位置を必要な場所に正確に形成することができることが本実施の形態の特徴がある。その後、フォトレジストを除去する。このとき、Ｐ＋＋型のコンタクト領域６０、６１が同時に拡散される。
【００５９】
その後、Ｎチャンネル型ＭＯＳトランジスタ４１のＮ＋＋型のコンタクト領域６２、６３およびＰ＋＋型の拡散領域５８、また、Ｐチャンネル型ＭＯＳトランジスタ２のＰ＋＋型のコンタクト領域６０、６１およびＮ＋型の拡散領域５９上には、外部と電気的に接続するためにコンタクトホール６７、６９を介してＡｌの外部電極６８、７０が形成され、図１に示したＢｉ−ＣＭＯＳプロセスにおけるＮチャンネル型ＭＯＳトランジスタ４１およびＰチャンネル型ＭＯＳトランジスタ４２が完成する。
【００６０】
上記した本実施形態のＭＯＳ半導体装置の製造方法によれば、Ｎチャンネル型ＭＯＳトランジスタ４１およびＰチャンネル型ＭＯＳトランジスタ４２におけるＮ＋＋型のコンタクト領域６２、６３およびＰ＋＋型のコンタクト領域６０、６１をＮ＋ウェル領域５４、５５およびＰ＋ウェル領域５１、５２表面に形成する方法に特徴がある。それは、Ｎ＋＋型のコンタクト領域６２、６３およびＰ＋＋型のコンタクト領域６０、６１は、コンタクトホール６７、６９を介してイオン注入を行い形成される。従って、一般に、選択マスクを形成しイオン注入する場合と比べて、本実施の形態の場合はコンタクトホール６７、６９を利用することでＮ＋＋型のコンタクト領域６２、６３およびＰ＋＋型のコンタクト領域６０、６１を形成したい位置に正確に形成することができる。その結果、上記した課題を解決するために、Ｎ＋＋型のコンタクト領域６２、６３およびＰ＋＋型のコンタクト領域６０、６１をゲート５６、５７から必要な距離だけ離して形成でき、かつ、マスクずれを見込む必要もないため、ＭＯＳトランジスタサイズの増大を防ぐことができる。
【００６１】
尚、上記した本実施の形態では、Ｎチャンネル型ＭＯＳトランジスタ４１およびＰチャンネル型ＭＯＳトランジスタ４２が形成されたＢｉ−ＣＭＯＳプロセスについて述べたが、特に、上記した形に限定する必要もなく、ＭＯＳトランジスタを含む構造であれば同等の効果を得ることができる。そして、本発明の要旨を逸脱しない範囲で、種々の変更が可能である。
【００６２】
【発明の効果】
本発明によれば、ＭＯＳ半導体装置において、Ｎチャンネル型ＭＯＳトランジスタおよびＰチャンネル型ＭＯＳトランジスタのソースおよびドレイン領域において、ソースおよびドレイン領域として用いるＮ＋型のウェル領域およびＰ＋型のウェル領域の表面にＮ＋＋型およびＰ＋＋型のコンタクト領域がコンタクトホールの幅に合わせて必要最小限の領域で形成されている構造を有する。そのことにより、前記Ｎチャンネル型ＭＯＳトランジスタがＯＦＦ時にソース電圧またはドレイン電圧が上昇することにより、前記Ｎチャンネル型パワーＭＯＳトランジスタに逆方向電圧が印加した場合、前記Ｎ＋＋型のコンタクト領域と前記Ｎ＋型のウェル領域間との距離をかせぐことで空乏層形成領域を確保することができ、耐圧をかせぐことができる。この結果、従来のトランジスタサイズと比べて、トランジスタサイズは変更しないが、耐圧を大幅に向上することができ、更に、配線電極とシリコン基板間とのオーミックコンタクトを確保することができる。前記Ｐチャンネル型ＭＯＳトランジスタのソースおよびドレイン領域においても同様である。
【００６３】
更に、本発明のＭＯＳ半導体装置では、上記の場合と同様に、ソースおよびドレイン領域として用いる前記Ｎ＋型のウェル領域および前記Ｐ＋型のウェル領域の表面に前記Ｎ＋＋型のコンタクト領域およびＰ＋＋型のコンタクト領域が前記コンタクトホールの幅に合わせて必要最小限の領域で形成されている構造を有する。そのことにより、前記ＭＯＳトランジスタがＯＦＦ時にソース電圧またはドレイン電圧が上昇することにより、ドレイン領域−ゲート間の電界が高くなる場合、前記ゲート下およびその周辺には前記Ｎ＋＋型のコンタクト領域よりも不純物濃度の低い前記Ｎ＋型のウェル領域が深く形成されていることで、空乏層形成領域を確保することができる。その結果、ソース電圧またはドレイン電圧が上昇することで発生する電界に対して空乏層を形成することで対抗することができる。そして、前記ゲート下に形成されているシリコン酸化膜が高電界に影響を受けることが大幅に削減でき、前記シリコン酸化膜の特性変動を大幅に低減する効果が得られる。前記Ｐチャンネル型ＭＯＳトランジスタにおいても同様である。
【００６４】
本発明によれば、ＭＯＳ半導体装置の製造方法において、Ｎチャンネル型ＭＯＳトランジスタおよびＰチャンネル型ＭＯＳトランジスタのソースおよびドレイン領域において、ソースおよびドレイン領域として用いるＮ＋型のウェル領域およびＰ＋型のウェル領域の表面にＮ＋＋型のコンタクト領域を形成する工程において、前記Ｎ＋＋型のコンタクト領域およびＰ＋＋型のコンタクト領域をデバイス上の絶縁膜に形成したコンタクトホールを利用してイオン注入を行い形成することに特徴を有する。そのことにより、一般に、選択マスクを形成しイオン注入する場合と比べて、本実施例の場合はコンタクトホールを利用することで前記Ｎ＋＋型のコンタクト領域および前記Ｐ＋＋型のコンタクト領域を形成したい位置に正確に形成することができる。その結果、上記した課題を解決するために、前記Ｎ＋＋型のコンタクト領域および前記Ｐ＋＋型のコンタクト領域を前記ゲートから必要な距離のみ離して目的に応じた位置に形成でき、かつ、マスクずれを見込む必要もないため、ＭＯＳトランジスタサイズの増大を防ぐことができる。
【図面の簡単な説明】
【図１】本発明のＭＯＳ半導体装置を説明する断面図である。
【図２】本発明のＭＯＳ半導体装置の製造方法を説明する断図面である。
【図３】本発明のＭＯＳ半導体装置の製造方法を説明する断図面である。
【図４】本発明のＭＯＳ半導体装置の製造方法を説明する断図面である。
【図５】本発明のＭＯＳ半導体装置の製造方法を説明する断図面である。
【図６】本発明のＭＯＳ半導体装置の製造方法を説明する断図面である。
【図７】本発明のＭＯＳ半導体装置の製造方法を説明する断図面である。
【図８】本発明のＭＯＳ半導体装置の製造方法を説明する断図面である。
【図９】本発明のＭＯＳ半導体装置の製造方法を説明する断図面である。
【図１０】本発明のＭＯＳ半導体装置の製造方法を説明する断図面である。
【図１１】本発明のＭＯＳ半導体装置の製造方法を説明する断図面である。
【図１２】従来のＭＯＳ半導体装置を説明する断面図である。
【図１３】従来のＭＯＳ半導体装置の製造方法を説明する断図面である。
【図１４】従来のＭＯＳ半導体装置の製造方法を説明する断図面である。
【図１５】従来のＭＯＳ半導体装置の製造方法を説明する断図面である。
【図１６】従来のＭＯＳ半導体装置の製造方法を説明する断図面である。
【図１７】従来のＭＯＳ半導体装置の製造方法を説明する断図面である。
【図１８】従来のＭＯＳ半導体装置の製造方法を説明する断図面である。
【図１９】従来のＭＯＳ半導体装置の製造方法を説明する断図面である。
【発明の属する技術分野】
本発明は、高耐圧用のＭＯＳトランジスタにおいて、ソース領域およびドレイン領域を不純物濃度の異なる同一導電型の不純物からなる２層の拡散領域より形成することで、ＭＯＳトランジスタの電界緩和およびＭＯＳトランジスタサイズの微細化を図るＭＯＳ半導体装置およびその製造方法に関する。
【０００２】
【従来の技術】
近年、ＭＤやＣＤ等の携帯機器では、ＩＣの微細化による高集積化、能力向上、低消費電力等が要求されている。そして、下記に従来例として示すパワーＭＯＳトランジスタは、一般に携帯機器、例えば、ＭＤやＣＤ等のバッテリー駆動モータドライバーＩＣとして使用されている。そして、上記した開発テーマを目標に、日々研究・開発されている。
【０００３】
図１１は、従来におけるＢｉ−ＣＭＯＳプロセスにおけるＮチャンネル型ＭＯＳトランジスタ１およびＰチャンネル型ＭＯＳトランジスタ２の断面図を示したものである。
【０００４】
Ｐ−型の単結晶シリコン基板３上には、例えば、比抵抗０．１〜３．５Ω・ｃｍ、厚さ１．０〜６．０μｍのエピタキシャル層８が形成されている。そして、基板３およびエピタキシャル層８には、両者を完全に貫通するＰ＋型分離領域６によって第１の島領域２９および第２の島領域３０がされている。
【０００５】
この分離領域６は、基板３表面から上下方向に拡散した第１の分離領域７およびエピタキシャル層８の表面から拡散した第２の分離領域９から成り、２者が連結することでエピタキシャル層８を島状に分離する。また、Ｐ＋型分離領域６上には、ＬＯＣＯＳ酸化膜１３が形成されていることで、より素子間分離が成される。
【０００６】
そして、第１の島領域２９にはＮチャンネル型ＭＯＳトランジスタ１が形成されている。Ｎチャンネル型ＭＯＳトランジスタ１において、基板３とエピタキシャル層８との間にＰ＋型の埋め込み層５が形成されており、Ｐ＋型の埋め込み層５と連結してＰ＋型のウェル領域１０が形成されている。そして、Ｐ＋型のウェル領域１０にはドレイン領域としてＮ＋型のウェル領域１４、ソース領域としてＮ＋型のウェル領域１５が形成されている。また、Ｐ＋型の拡散領域１９も形成されている。このとき、Ｎ＋型のウェル領域１４、１５はゲート１６下まで、また、深さ方向はＰ＋型の埋め込み層５付近まで深く形成されている。
【０００７】
Ｎ＋型のウェル領域１４、１５の表面にはＮ＋＋型のコンタクト領域２２、２３が形成されており、それぞれコンタクトホール２７を介して外部電極２８と接続されている。
【０００８】
ここで、ソースおよびドレイン領域として形成されているＮ＋型のウェル領域１４、１５の特徴としては、ゲート１６下に形成されるＮ型のチャンネルとＮ＋＋型のコンタクト領域２２、２３間に形成されていることで、Ｎ＋＋型のコンタクト領域２２、２３に対して濃度勾配を形成することができる。そのことにより、Ｎチャンネル型ＭＯＳトランジスタ１がＯＦＦ時、Ｎチャンネル型ＭＯＳトランジスタ１に逆方向電圧が印加したときの空乏層形成領域を確保することができる。
【０００９】
また、Ｐ＋型の拡散領域１９は、Ｐ＋型のウェル領域１０の電位を安定させる効果があり、このことにより、Ｎチャンネル型ＭＯＳトランジスタ１のＯＮ時におけるチャンネル形成がより確実になる構造となっている。
【００１０】
次に、第２の島領域３０にはＰチャンネル型ＭＯＳトランジスタ２が形成されている。Ｐチャンネル型ＭＯＳトランジスタ２において、基板３とエピタキシャル層８との間にＮ＋型の埋め込み層４が形成されており、エピタキシャル層８にはドレイン領域としてＰ＋型のウェル領域１１、ソース領域としてＰ＋型のウェル領域１２が形成されている。また、Ｎ＋型の拡散領域１８も形成されている。このとき、Ｐ＋型のウェル領域１１、１２はゲート１７下まで、また、深さ方向はＮ＋型の埋め込み層４付近まで深く形成されている。
【００１１】
Ｐ＋型のウェル領域１１、１２の表面にはＰ＋＋型のコンタクト領域２０、２１が形成されており、それぞれコンタクトホール２７を介して外部電極２８と接続されている。
【００１２】
ここで、上記したＮチャンネル型ＭＯＳトランジスタ１と同様に、ソースおよびドレイン領域として形成されているＰ＋型のウェル領域１１、１２の特徴としては、Ｐ型のチャンネルとＰ＋＋型のコンタクト領域２０、２１間に形成されていることで、Ｐ＋＋型のコンタクト領域２０、２１に対して濃度勾配を形成することができる。そのことにより、Ｐチャンネル型ＭＯＳトランジスタ２がＯＦＦ時、Ｐチャンネル型ＭＯＳトランジスタ２に逆方向電圧が印加したときの空乏層形成領域を確保することができる。
【００１３】
また、Ｎ＋型の拡散領域１８は、Ｎ−型のエピタキシャル層８の電位を安定させる効果があり、このことにより、Ｐチャンネル型ＭＯＳトランジスタ２のＯＮ時におけるチャンネル形成がより確実になる構造となっている。
【００１４】
次に、従来の製造方法により、図１１に示したＢｉ−ＣＭＯＳプロセスにおける高耐圧用のＮチャンネル型ＭＯＳトランジスタ１およびＰチャンネル型ＭＯＳトランジスタ２の製造工程について、図１２〜図１９を参照にして以下に説明する。
【００１５】
先ず、図１２に示すように、Ｐ−型の単結晶シリコン基板３を準備し、この基板３の表面を熱酸化して酸化膜を形成し、Ｐチャンネル型ＭＯＳトランジスタ２のＮ＋型の埋め込み層４に対応する酸化膜をホトエッチングして選択マスクとする。そして、基板３表面にＮ＋型埋め込み層４を形成するヒ素（Ａｓ）を拡散する。
【００１６】
次に、図１３に示すように、Ｎチャンネル型ＭＯＳトランジスタ１のＰ＋型の埋め込み層５およびＰ＋型の分離領域６を形成するための第１のＰ＋型の埋め込み層７のイオン注入を行う。図１２において選択マスクとして用いた酸化膜を全て除去した後、基板３の表面を熱酸化してシリコン酸化膜を、例えば、０．０１〜０．２０μｍ程度形成し、公知のフォトリソグラフィ技術によりＰ＋型の埋め込み層５、７を形成する部分に開口部が設けられたフォトレジストを選択マスクとして形成する。そして、Ｐ型不純物、例えば、ホウ素（Ｂ）をイオンエネルギー１００〜２００ｋｅＶ、導入量１．０×１０13〜１．０×１０15／ｃｍ2でイオン注入する。その後、フォトレジストを除去する。このとき、Ｎ＋型の埋め込み層４も同時に拡散される。
【００１７】
次に、図１４に示すように、酸化膜を全て除去した後、基板３をエピタキシャル成長装置のサセプタ上に配置し、ランプ加熱によって基板３に、例えば、１０００℃程度の高温を与えると共に反応管内にＳｉＨ2Ｃｌ2ガスとＨ2ガスを導入することにより、例えば、比抵抗０．１〜３．５Ω・ｃｍ、厚さ１．０〜６．０μｍ程度のエピタキシャル層８を成長させる。そして、エピタキシャル層８の表面を熱酸化してシリコン酸化膜を、例えば、０．１〜０．６μｍ程度形成した後、第２のＰ＋型の埋め込み層９、Ｎチャンネル型ＭＯＳトランジスタ１のＰ＋型ウェル領域１０およびＰチャンネル型ＭＯＳトランジスタ２のソースおよびドレイン領域のＰ＋型ウェル領域１１、１２に対応する酸化膜をホトエッチングして選択マスクとする。そして、Ｐ型不純物、例えば、ホウ素（Ｂ）をイオンエネルギー２０〜６５ｋｅＶ、導入量３．０×１０12〜１０14／ｃｍ2でイオン注入し、拡散する。このとき、Ｎ＋型埋め込み層４、Ｐ＋型の埋め込み層５、７が同時に拡散される。
【００１８】
次に、図１５に示すように、図１４において形成したシリコン酸化膜上に、公知のフォトリソグラフィ技術によりＮチャンネル型ＭＯＳトランジスタ１のソースおよびドレイン領域のＮ＋型のウェル領域１４、１５を形成する部分に開口部が設けられたフォトレジストを選択マスクとして形成する。そして、Ｎ型不純物、例えば、リン（Ｐ）をイオンエネルギー２０〜６５ｋｅＶ、導入量１．０×１０13〜１．０×１０15／ｃｍ2でイオン注入する。その後、フォトレジストを除去する。このとき、Ｐ＋型の埋め込み層９およびＰ＋型のウェル領域１０、１１、１２も同時に拡散される。そして、Ｐ＋型の埋め込み層７、９が連結することでＰ＋型の分離領域６が形成される。また、Ｐ＋型の埋め込み層５とＰ＋型のウェル領域１０も連結する。
【００１９】
次に、図１６に示すように、図１５において形成したシリコン酸化膜を除去し、例えば、８００〜１２００℃程度でスチーム酸化で酸化膜付けを行いながら基板３全体に熱処理を与え、Ｐ＋型分離領域６上には、ＬＯＣＯＳ酸化膜１３が形成されることで、より素子間分離が成される。ここで、ＬＯＣＯＳ酸化膜１３は、例えば、厚さ０．５〜１．０μｍ程度に形成される。次に、基板３全体にゲートシリコン酸化膜を、例えば、厚さ０．０１〜０．２０μｍ程度形成し、その酸化膜上にポリシリコンを形成し、リン（Ｐ）を拡散し、ポリシリコンをエッチングすることでＮチャンネル型ＭＯＳトランジスタ１のゲート１６およびＰチャンネル型ＭＯＳトランジスタ２のゲート１７を形成する。その後、ゲート１６、１７にはゲート酸化膜を形成する。このとき、Ｎ＋型のウェル領域１４、１５が同時に拡散される。
【００２０】
次に、図１７に示すように、図１６において形成したシリコン酸化膜上に、公知のフォトリソグラフィ技術によりＮチャンネル型ＭＯＳトランジスタ１のＮ＋＋型のコンタクト領域２２、２３およびＰチャンネル型ＭＯＳトランジスタ２のＮ＋型の拡散領域１８を形成する部分に開口部が設けられたフォトレジストを選択マスクとして形成する。そして、Ｎ型不純物、例えば、ヒ素（Ａｓ）をイオンエネルギー８０〜１２０ｋｅＶ、導入量１．０×１０13〜１．０×１０15／ｃｍ2でイオン注入する。このとき、Ｎ＋＋型のコンタクト領域２２、２３にヒ素（Ａｓ）をイオン注入する工程では、選択マスクしてフォトレジストの他にゲート１６等を用いることで、Ｎ＋＋型のコンタクト領域２２、２３の位置をより正確にイオン注入を行うことができる。また、Ｎ＋型の拡散領域１８にヒ素（Ａｓ）をイオン注入する工程においても、選択マスクしてフォトレジストの他にＬＯＣＯＳ酸化膜１３を用いることで、Ｎ＋型の拡散領域１８の位置をより正確にイオン注入を行うことができる。その後、フォトレジストを除去する。
【００２１】
次に、図１８に示すように、図１６において形成したシリコン酸化膜上に、公知のフォトリソグラフィ技術によりＮチャンネル型ＭＯＳトランジスタ１のＰ＋型の拡散領域１９およびＰチャンネル型ＭＯＳトランジスタ２のＰ＋＋型コンタクト領域２０、２１を形成する部分に開口部が設けられたフォトレジストを選択マスクとして形成する。そして、Ｐ型不純物、例えば、フッカホウ素（ＢＦ）をイオンエネルギー４０〜８５ｋｅＶ、導入量１．０×１０15〜１．０×１０17／ｃｍ2でイオン注入する。このとき、図１７の場合と同様に、Ｐ＋＋型の拡散領域１９にフッカホウ素（ＢＦ）をイオン注入する工程では、選択マスクしてフォトレジストの他にＬＯＣＯＳ酸化膜１３を用いることで、Ｐ＋＋型の拡散領域１９の位置をより正確にイオン注入を行うことができる。その後、フォトレジストを除去する。このとき、Ｎ＋＋型のコンタクト領域２２、２３およびＮ＋型の拡散領域１８が同時に拡散される。
【００２２】
次に、図１９に示すように、ＬＯＣＯＳ酸化膜１３上、Ｎチャンネル型ＭＯＳトランジスタ１およびＰチャンネル型ＭＯＳトランジスタ２上には、絶縁膜であるＴＥＯＳ（Ｔｅｔｒａｅｔｈｙｌｏｒｔｈｏｓｉｌｉｃａｔｅ）膜２４を、例えば、厚さ０．０１〜０．２０μｍ程度形成し、次に、シリコン窒化膜２５を、例えば、厚さ０．０１〜０．２０μｍ程度形成する。そして、シリコン窒化膜２５上にはＢＰＳＧ（リンホウ素シリケートガラス）膜２６を、例えば、厚さ０．５〜３．０μｍ程度形成し、その後、ＳＯＧ（Ｓｐｉｎ Ｏｎ Ｇｌａｓｓ）膜により表面が平坦化する。
【００２３】
その後、エッチングによりコンタクトホール２７を形成する。そして、Ｎチャンネル型ＭＯＳトランジスタ１のＮ＋＋型のコンタクト領域２２、２３およびＰ＋型の拡散領域１９、また、Ｐチャンネル型ＭＯＳトランジスタ２のＰ＋＋型のコンタクト領域２０、２１およびＮ＋型の拡散領域１８上には、外部と電気的に接続するためにコンタクトホール２７を介してＡｌの外部電極２８が形成され、図１１に示したＢｉ−ＣＭＯＳプロセスにおけるＮチャンネル型ＭＯＳトランジスタ１およびＰチャンネル型ＭＯＳトランジスタ２が完成する。
【００２４】
【発明が解決しようとする課題】
上記したように、従来のＢｉ−ＣＭＯＳプロセスのＮチャンネル型ＭＯＳトランジスタ１およびＰチャンネル型ＭＯＳトランジスタ２では、ソースおよびドレイン領域の表面にＮ＋＋型およびＰ＋＋型の高濃度不純物のコンタクト領域２０、２１、２２、２３を形成していた。
【００２５】
しかしながら、ソースおよびドレイン領域として形成するＮ＋型のウェル領域１４、１５およびＰ＋型のウェル領域１１、１２の表面にＮ＋＋型およびＰ＋＋型の高濃度不純物のコンタクト領域２０、２１、２２、２３が熱拡散により幅広く形成されている構造により、ＭＯＳトランジスタ１、２がＯＦＦ時に以下に述べる２つの課題が発生を引き起こした。
【００２６】
第１の課題は、Ｎチャンネル型ＭＯＳトランジスタ１およびＰチャンネル型ＭＯＳトランジスタ２がＯＦＦ時、つまり、ＭＯＳトランジスタ１、２に逆方向電圧が印加した場合に空乏層を形成することでＭＯＳトランジスタ１、２の破壊に対処する。しかし、従来のＭＯＳトランジスタ１、２では、Ｎ＋＋型のコンタクト領域２２、２３、Ｐ＋＋型のコンタクト領域２０、２１が、Ｎ＋型のウェル領域１４、１５およびＰ＋型のウェル領域１１、１２表面上に熱拡散により幅広く形成されていたため、空乏層形成領域を十分に確保することができず、必要とされる耐圧を得ることが出来ないという課題があった。
【００２７】
第２の課題は、Ｎチャンネル型ＭＯＳトランジスタ１およびＰチャンネル型ＭＯＳトランジスタ２がＯＦＦ時にソース電圧またはドレイン電圧が上昇することにより、ドレイン領域−ゲート間の電界が高くなる。しかし、ゲート１６、１７下には隣接してＮ＋＋型のコンタクト領域２２、２３およびＰ＋＋型のコンタクト領域２０、２１が形成されていたため、空乏層が広がれることができなかった。そのため、発生した電界を逃がすことができず、ゲート１６、１７下に形成されているシリコン酸化膜に高電界がかかり、シリコン酸化膜が特性変動を起こすという課題であった。
【００２８】
【課題を解決するための手段】
本発明は、上記した従来の課題に鑑みてなされたもので、本発明であるＭＯＳ半導体装置では、一導電型の半導体基板と、該基板表面に積層されている逆導電型のエピタキシャル層と、該エピタキシャル層を貫通して第１の島領域および第２の島領域を形成している一導電型の分離領域と、前記第１の島領域に形成されている一導電型のウェル領域と、前記ウェル領域に形成されている逆導電型のソースおよびドレイン領域と、前記第２の島領域の前記エピタキシャル層に形成されている一導電型のソースおよびドレイン領域と、前記一導電型のソースおよびドレイン領域の表面に少なくとも１つ浅く形成されている一導電型の拡散領域と、前記逆導電型のソースおよびドレイン領域の表面に少なくとも１つ浅く形成されている逆導電型の拡散領域と、前記第１および第２の島領域上に形成されている一導電型および逆導電型のＭＯＳトランジスタのゲートと、前記ＭＯＳトランジスタ上に形成されている絶縁膜と、前記拡散領域上の前記絶縁膜に形成されているコンタクトホールとを備えていることを特徴とする。
【００２９】
本発明のＭＯＳ半導体装置は、好適には、前記ソース領域およびドレイン領域を不純物濃度の濃い第１の拡散領域と更に不純物濃度の濃い前記コンタクトホールの幅とほぼ同等の幅である第２の拡散領域とで重畳して形成した構造としたことに特徴を有する。そのことにより、不純物濃度の高い前記第２の拡散領域の形成領域を最小限にすることができ、上記した種々の課題に対応することができる。
【００３０】
上記した課題を解決するために、本発明のＭＯＳ半導体装置の製造方法は、一導電型の半導体基板を準備する工程と、該基板上に逆導電型のエピタキシャル層を積層する工程と、前記エピタキシャル層を貫通する一導電型の分離領域により第１の島領域および第２の島領域を形成する工程と、前記第１の島領域に一導電型のウェル領域および前記第２の島領域のエピタキシャル層に一導電型のソースおよびドレイン領域を形成する工程と、前記ウェル領域に逆導電型のソースおよびドレイン領域を形成する工程と、前記エピタキシャル層上にＭＯＳトランジスタのゲートを形成する工程と、前記ＭＯＳトランジスタ上に絶縁膜を形成する工程と、前記ソースおよびドレイン領域上の前記絶縁膜にコンタクトホールを形成する工程と、前記コンタクトホールを介して前記一導電型のソースおよびドレイン領域の表面に少なくとも１つ浅く一導電型の拡散領域を形成する工程と、前記コンタクトホールを介して前記逆導電型のソースおよびドレイン領域の表面に少なくとも１つ浅く逆導電型の拡散領域を形成する工程とを有することを特徴とする。
【００３１】
本発明のＭＯＳ半導体装置の製造方法は、好適には、前記ＭＯＳトランジスタの前記一導電型および逆導電型のソースおよびドレイン領域の表面に一導電型および逆導電型の拡散領域を形成する工程は、前記コンタクトホールを介して不純物をイオン注入して形成する工程であることに特徴を有する。そのことにより、前記一導電型および逆導電型の拡散領域は、形成したい部分に的確に形成することができるので、前記ＭＯＳトランジスタのチップサイズの拡大を防止することができる。
【００３２】
【発明の実施の形態】
以下に本発明の実施の形態について図面を参照しながら詳細に説明する。
【００３３】
図１は、本発明におけるＢｉ−ＣＭＯＳプロセスにおけるＮチャンネル型ＭＯＳトランジスタ４１およびＰチャンネル型ＭＯＳトランジスタ４２の断面図を示したものである。
【００３４】
Ｐ−型の単結晶シリコン基板４３上には、例えば、比抵抗０．１〜３．５Ω・ｃｍ、厚さ１．０〜６．０μｍのエピタキシャル層４８が形成されている。そして、基板４３およびエピタキシャル層４８には、両者を完全に貫通するＰ＋型分離領域４６によって第１の島領域７１および第２の島領域７２がされている。
【００３５】
この分離領域４６は、基板４３表面から上下方向に拡散した第１の分離領域４７およびエピタキシャル層４８の表面から拡散した第２の分離領域４９から成り、２者が連結することでエピタキシャル層４８を島状に分離する。また、Ｐ＋型分離領域４６上には、ＬＯＣＯＳ酸化膜５３が形成されていることで、より素子間分離が成される。
【００３６】
そして、第１の島領域７１にはＮチャンネル型ＭＯＳトランジスタ４１が形成されている。Ｎチャンネル型ＭＯＳトランジスタ４１において、基板４３とエピタキシャル層４８との間にＰ＋型の埋め込み層４５が形成されており、Ｐ＋型の埋め込み層４５と連結してＰ＋型のウェル領域５０が形成されている。そして、Ｐ＋型のウェル領域５０にはドレイン領域としてＮ＋型のウェル領域５４、ソース領域としてＮ＋型のウェル領域５５が形成されている。また、Ｐ＋＋型の拡散領域５８も形成されている。このとき、Ｎ＋型のウェル領域５４、５５はゲート５６下まで、また、深さ方向はＰ＋型の埋め込み層４５付近まで深く形成されている。
【００３７】
そして、Ｎ＋型のウェル領域５４、５５の表面にはＮ＋＋型のコンタクト領域６２、６３が形成されており、それぞれコンタクトホール６７を介して外部電極６８と接続されている。
【００３８】
ここで、ソースおよびドレイン領域として形成されているＮ＋型のウェル領域５４、５５の特徴としては、ゲート５６下に形成されるＮ型のチャンネルとＮ＋＋型のコンタクト領域６２、６３間に形成されていることで、Ｎ＋＋型のコンタクト領域６２、６３に対して濃度勾配を形成することができる。そのことにより、Ｎチャンネル型ＭＯＳトランジスタ４１がＯＦＦ時、Ｎチャンネル型ＭＯＳトランジスタ４１に逆方向電圧がかかったときの空乏層形成領域を確保することができるので高耐圧のＭＯＳトランジスタを実現できる。
【００３９】
また、Ｐ＋型の拡散領域５８は、Ｐ＋型のウェル領域５０の電位を安定させる効果があり、このことにより、Ｎチャンネル型ＭＯＳトランジスタ４１のＯＮ時におけるチャンネル形成がより確実になる構造となっている。
【００４０】
そして、本発明のＭＯＳ半導体装置の特徴としては、Ｎ＋型のウェル領域５４、５５の表面にＮ＋＋型のコンタクト領域６２、６３が、コンタクトホール６７の幅に合わせて深さ方向にも浅く形成されていることである。このＮ＋＋型のコンタクト領域６２、６３は電流が取り出せる程度の領域が確保されていれば良く、このことにより、ソースおよびドレイン電流の流れがスムーズとなる。このことにより、以下の効果を得ることが出来る。
【００４１】
第１の効果は、Ｎチャンネル型ＭＯＳトランジスタ４１がＯＦＦ時にソース電圧またはドレイン電圧が上昇することにより、Ｎチャンネル型ＭＯＳトランジスタ４１逆方向電圧が印加した場合にみられる。それは、ソースおよびドレイン領域において、ソースおよびドレイン領域として用いるＮ＋型のウェル領域の表面にＮ＋＋型のコンタクト領域６２、６３がコンタクトホール６７の幅に合わせて必要最小限の領域で形成されている構造を有することにある。そのことにより、Ｎ＋＋型のコンタクト領域６２、６３とＮ＋型のウェル領域５４、５５間との深さ方向における距離をかせぐことで空乏層形成領域を確保することができ、耐圧をかせぐことができる。この結果、従来のトランジスタサイズと比べて、トランジスタサイズは変更しないが、耐圧を大幅に向上することがでる。更に、Ｎ＋＋型のコンタクト領域６２、６３により、配線電極６８とシリコン基板間とのオーミックコンタクトを確保することができる。
【００４２】
第２の効果は、Ｎチャンネル型のＭＯＳトランジスタ４１がＯＦＦ時にソース電圧またはドレイン電圧が上昇することにより、ドレイン領域−ゲート間の電界が高くなる場合にみられる。それは、Ｎ＋＋型のコンタクト領域６２、６３がＮ＋型のウェル領域５４、５５の表面に最低限必要とされるスペースで形成され、Ｎ＋＋型のコンタクト領域６２、６３の周囲をＮ＋型のウェル領域５４、５５で囲む構造を有する。そのことにより、ゲート５６下およびその周辺にはＮ＋＋型のコンタクト領域６２、６３よりも不純物濃度の低いＮ＋型のウェル領域５４、５５が深く形成されていることで、空乏層形成領域を確保することができる。その結果、ソース電圧またはドレイン電圧が上昇することで発生する電界に対して空乏層を形成することで対抗することができる。そして、ゲート５６下に形成されているシリコン酸化膜が高電界に影響を受けることが大幅に削減でき、シリコン酸化膜の特性変動を大幅に低減する効果が得られる。
【００４３】
次に、第２の島領域７２にはＰチャンネル型ＭＯＳトランジスタ４２が形成されている。Ｐチャンネル型ＭＯＳトランジスタ４２において、基板４３とエピタキシャル層４８との間にＮ＋型の埋め込み層４４が形成されており、エピタキシャル層４８にはドレイン領域としてＰ＋型のウェル領域５１、ソース領域としてＰ＋型のウェル領域５２が形成されている。また、Ｎ＋型の拡散領域５９も形成されている。このとき、Ｐ＋型のウェル領域５１、５２はゲート５７下まで、また、深さ方向はＮ＋型の埋め込み層４４付近まで深く形成されている。
【００４４】
Ｐ＋型のウェル領域５１、５２の表面にはＰ＋＋型のコンタクト領域６０、６１が形成されており、それぞれコンタクトホール６９を介して外部電極７０と接続されている。
【００４５】
ここで、上記したＮチャンネル型ＭＯＳトランジスタ４１と同様に、ソースおよびドレイン領域として形成されているＰ＋型のウェル領域５１、５２の特徴としては、Ｐ型のチャンネルとＰ＋＋型のコンタクト領域６０、６１間に形成されていることで、Ｐ＋＋型のコンタクト領域６０、６１に対して濃度勾配を形成することができる。そのことにより、Ｐチャンネル型ＭＯＳトランジスタ４２がＯＦＦ時、Ｐチャンネル型ＭＯＳトランジスタ４２に逆方向電圧がかかったときの空乏層形成領域を確保することができるので高耐圧のＭＯＳトランジスタを実現できる。
【００４６】
また、Ｎ＋型の拡散領域５９は、Ｎ−型のエピタキシャル層４８の電位を安定させる効果があり、このことにより、Ｐチャンネル型ＭＯＳトランジスタ４２のＯＮ時におけるチャンネル形成がより確実になる構造となっている。
【００４７】
そして、Ｐチャンネル型ＭＯＳトランジスタ４２もＮチャンネル型ＭＯＳトランジスタ４１と同様に、本発明のＭＯＳ半導体装置の特徴として、Ｐ＋型のウェル領域５１、５２の表面にＰ＋＋型のコンタクト領域６０、６１が、コンタクトホール６９の幅に合わせて深さ方向にも浅く形成されている構造を有している。このことにより、Ｐチャンネル型ＭＯＳトランジスタ４２においても上記したＮチャンネル型ＭＯＳトランジスタ４１において得られる第１および第２の効果と同様の効果が得られる。
【００４８】
次に、本発明の１実施の形態の製造方法により、図１に示したＢｉ−ＣＭＯＳプロセスにおける高耐圧用のＮチャンネル型ＭＯＳトランジスタ４１およびＰチャンネル型ＭＯＳトランジスタ４２の製造工程について、図２〜図１０を参照にして以下に説明する。
【００４９】
先ず、図２に示すように、Ｐ−型の単結晶シリコン基板４３を準備し、この基板４３の表面を熱酸化して酸化膜を形成し、Ｐチャンネル型ＭＯＳトランジスタ４２のＮ＋型の埋め込み層４４に対応する酸化膜をホトエッチングして選択マスクとする。そして、基板４３表面にＮ＋型埋め込み層４４を形成するヒ素（Ａｓ）を拡散する。
【００５０】
次に、図３に示すように、Ｎチャンネル型ＭＯＳトランジスタ４１のＰ＋型の埋め込み層４５およびＰ＋型の分離領域４６を形成するための第１のＰ＋型の埋め込み層４７のイオン注入を行う。図２において選択マスクとして用いた酸化膜を全て除去した後、基板４３の表面を熱酸化してシリコン酸化膜を、例えば、０．０１〜０．２０μｍ程度形成し、公知のフォトリソグラフィ技術によりＰ＋型の埋め込み層４５、４７を形成する部分に開口部が設けられたフォトレジストを選択マスクとして形成する。そして、Ｐ型不純物、例えば、ホウ素（Ｂ）をイオンエネルギー１００〜２００ｋｅＶ、導入量１．０×１０13〜１．０×１０15／ｃｍ2でイオン注入する。その後、フォトレジストを除去する。このとき、Ｎ＋型の埋め込み層４４も同時に拡散される。
【００５１】
次に、図４に示すように、酸化膜を全て除去した後、基板４３をエピタキシャル成長装置のサセプタ上に配置し、ランプ加熱によって基板４３に、例えば、１０００℃程度の高温を与えると共に反応管内にＳｉＨ2Ｃｌ2ガスとＨ2ガスを導入することにより、例えば、比抵抗０．１〜３．５Ω・ｃｍ、厚さ１．０〜６．０μｍ程度のエピタキシャル層４８を成長させる。そして、エピタキシャル層４８の表面を熱酸化してシリコン酸化膜を、例えば、０．２〜０．６μｍ程度形成した後、第２のＰ＋型の埋め込み層４９、Ｎチャンネル型ＭＯＳトランジスタ４１のＰ＋型ウェル領域５０およびＰチャンネル型ＭＯＳトランジスタ４２のソースおよびドレイン領域のＰ＋型ウェル領域５１、５２に対応する酸化膜をホトエッチングして選択マスクとする。そして、Ｐ型不純物、例えば、ホウ素（Ｂ）をイオンエネルギー２０〜６５ｋｅＶ、導入量３．０×１０12〜３．０×１０14／ｃｍ2でイオン注入し、拡散する。このとき、Ｎ＋型埋め込み層４４、Ｐ＋型の埋め込み層４５、４７が同時に拡散される。
【００５２】
次に、図５に示すように、図４において形成したシリコン酸化膜上に、公知のフォトリソグラフィ技術によりＮチャンネル型ＭＯＳトランジスタ４１のソースおよびドレイン領域のＮ＋型のウェル領域５４、５５を形成する部分に開口部が設けられたフォトレジストを選択マスクとして形成する。そして、Ｎ型不純物、例えば、リン（Ｐ）をイオンエネルギー２０〜６５ｋｅＶ、導入量１．０×１０13〜１．０×１０15／ｃｍ2でイオン注入する。その後、フォトレジストを除去する。このとき、Ｐ＋型の埋め込み層４９およびＰ＋型のウェル領域５０、５１、５２も同時に拡散される。そして、Ｐ＋型の埋め込み層４７、４９が連結することでＰ＋型の分離領域４６が形成される。また、Ｐ＋型の埋め込み層４５とＰ＋型のウェル領域５０も連結する。
【００５３】
次に、図６に示すように、図５において形成したシリコン酸化膜を除去し、例えば、８００〜１２００℃程度でスチーム酸化で酸化膜付けを行いながら基板４３全体に熱処理を与え、Ｐ＋型分離領域４６上には、ＬＯＣＯＳ酸化膜５３が形成されることで、より素子間分離が成される。ここで、ＬＯＣＯＳ酸化膜５３は、例えば、厚さ０．５〜１．０μｍ程度に形成される。次に、基板４３全体にゲートシリコン酸化膜を、例えば、厚さ０．０１〜０．２０μｍ程度形成し、その酸化膜上にポリシリコンを形成し、リン（Ｐ）を拡散し、ポリシリコンをエッチングすることでＮチャンネル型ＭＯＳトランジスタ４１のゲート５６およびＰチャンネル型ＭＯＳトランジスタ４２のゲート５７を形成する。その後、ゲート５６、５７にはゲート酸化膜を形成し、例えば、ＣＶＤ法を用いてゲート５６、５７の側面にサイドウォールを形成する。このとき、Ｎ＋型のウェル領域５４、５５が同時に拡散される。
【００５４】
次に、図７に示すように、図６において形成したシリコン酸化膜上に、公知のフォトリソグラフィ技術によりＰチャンネル型ＭＯＳトランジスタ４２のＮ＋型の拡散領域５９を形成する部分に開口部が設けられたフォトレジストを選択マスクとして形成する。そして、Ｎ型不純物、例えば、ヒ素（Ａｓ）をイオンエネルギー８０〜１２０ｋｅＶ、導入量１．０×１０13〜１．０×１０15／ｃｍ2でイオン注入する。このとき、Ｎ＋型の拡散領域５９にヒ素（Ａｓ）をイオン注入する工程においても、選択マスクしてフォトレジストの他にＬＯＣＯＳ酸化膜５３を用いることで、Ｎ＋型の拡散領域５９の位置をより正確にイオン注入を行うことができる。その後、フォトレジストを除去する。
【００５５】
次に、図８に示すように、図６において形成したシリコン酸化膜上に、公知のフォトリソグラフィ技術によりＮチャンネル型ＭＯＳトランジスタ４１のＰ＋＋型の拡散領域５８を形成する部分に開口部が設けられたフォトレジストを選択マスクとして形成する。そして、Ｐ型不純物、例えば、フッカホウ素（ＢＦ）をイオンエネルギー４０〜８５ｋｅＶ、導入量１．０×１０15〜１．０×１０17／ｃｍ2でイオン注入する。このとき、図７の場合と同様に、Ｐ＋＋型の拡散領域５８にフッカホウ素（ＢＦ）をイオン注入する工程では、選択マスクしてフォトレジストの他にＬＯＣＯＳ酸化膜５３を用いることで、Ｐ＋＋型の拡散領域５８の位置をより正確にイオン注入を行うことができる。その後、フォトレジストを除去する。このとき、Ｎ＋型の拡散領域５９が同時に拡散される。
【００５６】
次に、図９に示すように、ＬＯＣＯＳ酸化膜５３上、Ｎチャンネル型ＭＯＳトランジスタ４１およびＰチャンネル型ＭＯＳトランジスタ４２上には、絶縁膜であるＴＥＯＳ（Ｔｅｔｒａｅｔｈｙｌｏｒｔｈｏｓｉｌｉｃａｔｅ）膜６４を、例えば、厚さ０．０１〜０．２０μｍ程度形成し、次に、シリコン窒化膜６５を、例えば、厚さ０．０１〜０．２０μｍ程度形成する。そして、シリコン窒化膜６５上にはＢＰＳＧ（リンホウ素シリケートガラス）膜６６を、例えば、厚さ０．５〜３．０μｍ程度形成し、その後、ＳＯＧ（Ｓｐｉｎ Ｏｎ Ｇｌａｓｓ）膜により表面が平坦化する。ここで、ＢＰＳＧ膜６６下には、シリコン窒化膜６５が形成されているため、水分がＢＰＳＧ膜６６を透過してデバイス内に入ってきても、このシリコン窒化膜６５で防止することができる構造となる。
【００５７】
その後、エッチングによりコンタクトホール６７、６９を形成する。そして、公知のフォトリソグラフィ技術によりＰチャンネル型ＭＯＳトランジスタ４２のＰ＋＋型のコンタクト領域６０、６１を形成する部分に開口部が設けられたフォトレジストを選択マスクとして形成する。そして、Ｐ型不純物、例えば、フッカホウ素（ＢＦ）をイオンエネルギー３０〜７５ｋｅＶ、導入量１．０×１０15〜１．０×１０17／ｃｍ2でイオン注入する。このとき、Ｐ＋＋型のコンタクト領域６０、６１にヒ素（Ａｓ）をイオン注入する工程では、選択マスクしてフォトレジストの他にコンタクトホール６９を用いることで、コンタクト領域６０、６１の位置を必要な場所に正確に形成することができることが本実施の形態の特徴がある。その後、フォトレジストを除去する。
【００５８】
次に、図１０に示すように、公知のフォトリソグラフィ技術によりＮチャンネル型ＭＯＳトランジスタ４１のＮ＋＋型のコンタクト領域６２、６３を形成する部分に開口部が設けられたフォトレジストを選択マスクとして形成する。そして、Ｎ型不純物、例えば、ヒ素（Ａｓ）をイオンエネルギー１０〜５０ｋｅＶ、導入量１．０×１０14〜１．０×１０16／ｃｍ2でイオン注入する。このとき、Ｎ＋＋型のコンタクト領域６２、６３にヒ素（Ａｓ）をイオン注入する工程では、選択マスクしてフォトレジストの他にコンタクトホール６７を用いることで、コンタクト領域６２、６３の位置を必要な場所に正確に形成することができることが本実施の形態の特徴がある。その後、フォトレジストを除去する。このとき、Ｐ＋＋型のコンタクト領域６０、６１が同時に拡散される。
【００５９】
その後、Ｎチャンネル型ＭＯＳトランジスタ４１のＮ＋＋型のコンタクト領域６２、６３およびＰ＋＋型の拡散領域５８、また、Ｐチャンネル型ＭＯＳトランジスタ２のＰ＋＋型のコンタクト領域６０、６１およびＮ＋型の拡散領域５９上には、外部と電気的に接続するためにコンタクトホール６７、６９を介してＡｌの外部電極６８、７０が形成され、図１に示したＢｉ−ＣＭＯＳプロセスにおけるＮチャンネル型ＭＯＳトランジスタ４１およびＰチャンネル型ＭＯＳトランジスタ４２が完成する。
【００６０】
上記した本実施形態のＭＯＳ半導体装置の製造方法によれば、Ｎチャンネル型ＭＯＳトランジスタ４１およびＰチャンネル型ＭＯＳトランジスタ４２におけるＮ＋＋型のコンタクト領域６２、６３およびＰ＋＋型のコンタクト領域６０、６１をＮ＋ウェル領域５４、５５およびＰ＋ウェル領域５１、５２表面に形成する方法に特徴がある。それは、Ｎ＋＋型のコンタクト領域６２、６３およびＰ＋＋型のコンタクト領域６０、６１は、コンタクトホール６７、６９を介してイオン注入を行い形成される。従って、一般に、選択マスクを形成しイオン注入する場合と比べて、本実施の形態の場合はコンタクトホール６７、６９を利用することでＮ＋＋型のコンタクト領域６２、６３およびＰ＋＋型のコンタクト領域６０、６１を形成したい位置に正確に形成することができる。その結果、上記した課題を解決するために、Ｎ＋＋型のコンタクト領域６２、６３およびＰ＋＋型のコンタクト領域６０、６１をゲート５６、５７から必要な距離だけ離して形成でき、かつ、マスクずれを見込む必要もないため、ＭＯＳトランジスタサイズの増大を防ぐことができる。
【００６１】
尚、上記した本実施の形態では、Ｎチャンネル型ＭＯＳトランジスタ４１およびＰチャンネル型ＭＯＳトランジスタ４２が形成されたＢｉ−ＣＭＯＳプロセスについて述べたが、特に、上記した形に限定する必要もなく、ＭＯＳトランジスタを含む構造であれば同等の効果を得ることができる。そして、本発明の要旨を逸脱しない範囲で、種々の変更が可能である。
【００６２】
【発明の効果】
本発明によれば、ＭＯＳ半導体装置において、Ｎチャンネル型ＭＯＳトランジスタおよびＰチャンネル型ＭＯＳトランジスタのソースおよびドレイン領域において、ソースおよびドレイン領域として用いるＮ＋型のウェル領域およびＰ＋型のウェル領域の表面にＮ＋＋型およびＰ＋＋型のコンタクト領域がコンタクトホールの幅に合わせて必要最小限の領域で形成されている構造を有する。そのことにより、前記Ｎチャンネル型ＭＯＳトランジスタがＯＦＦ時にソース電圧またはドレイン電圧が上昇することにより、前記Ｎチャンネル型パワーＭＯＳトランジスタに逆方向電圧が印加した場合、前記Ｎ＋＋型のコンタクト領域と前記Ｎ＋型のウェル領域間との距離をかせぐことで空乏層形成領域を確保することができ、耐圧をかせぐことができる。この結果、従来のトランジスタサイズと比べて、トランジスタサイズは変更しないが、耐圧を大幅に向上することができ、更に、配線電極とシリコン基板間とのオーミックコンタクトを確保することができる。前記Ｐチャンネル型ＭＯＳトランジスタのソースおよびドレイン領域においても同様である。
【００６３】
更に、本発明のＭＯＳ半導体装置では、上記の場合と同様に、ソースおよびドレイン領域として用いる前記Ｎ＋型のウェル領域および前記Ｐ＋型のウェル領域の表面に前記Ｎ＋＋型のコンタクト領域およびＰ＋＋型のコンタクト領域が前記コンタクトホールの幅に合わせて必要最小限の領域で形成されている構造を有する。そのことにより、前記ＭＯＳトランジスタがＯＦＦ時にソース電圧またはドレイン電圧が上昇することにより、ドレイン領域−ゲート間の電界が高くなる場合、前記ゲート下およびその周辺には前記Ｎ＋＋型のコンタクト領域よりも不純物濃度の低い前記Ｎ＋型のウェル領域が深く形成されていることで、空乏層形成領域を確保することができる。その結果、ソース電圧またはドレイン電圧が上昇することで発生する電界に対して空乏層を形成することで対抗することができる。そして、前記ゲート下に形成されているシリコン酸化膜が高電界に影響を受けることが大幅に削減でき、前記シリコン酸化膜の特性変動を大幅に低減する効果が得られる。前記Ｐチャンネル型ＭＯＳトランジスタにおいても同様である。
【００６４】
本発明によれば、ＭＯＳ半導体装置の製造方法において、Ｎチャンネル型ＭＯＳトランジスタおよびＰチャンネル型ＭＯＳトランジスタのソースおよびドレイン領域において、ソースおよびドレイン領域として用いるＮ＋型のウェル領域およびＰ＋型のウェル領域の表面にＮ＋＋型のコンタクト領域を形成する工程において、前記Ｎ＋＋型のコンタクト領域およびＰ＋＋型のコンタクト領域をデバイス上の絶縁膜に形成したコンタクトホールを利用してイオン注入を行い形成することに特徴を有する。そのことにより、一般に、選択マスクを形成しイオン注入する場合と比べて、本実施例の場合はコンタクトホールを利用することで前記Ｎ＋＋型のコンタクト領域および前記Ｐ＋＋型のコンタクト領域を形成したい位置に正確に形成することができる。その結果、上記した課題を解決するために、前記Ｎ＋＋型のコンタクト領域および前記Ｐ＋＋型のコンタクト領域を前記ゲートから必要な距離のみ離して目的に応じた位置に形成でき、かつ、マスクずれを見込む必要もないため、ＭＯＳトランジスタサイズの増大を防ぐことができる。
【図面の簡単な説明】
【図１】本発明のＭＯＳ半導体装置を説明する断面図である。
【図２】本発明のＭＯＳ半導体装置の製造方法を説明する断図面である。
【図３】本発明のＭＯＳ半導体装置の製造方法を説明する断図面である。
【図４】本発明のＭＯＳ半導体装置の製造方法を説明する断図面である。
【図５】本発明のＭＯＳ半導体装置の製造方法を説明する断図面である。
【図６】本発明のＭＯＳ半導体装置の製造方法を説明する断図面である。
【図７】本発明のＭＯＳ半導体装置の製造方法を説明する断図面である。
【図８】本発明のＭＯＳ半導体装置の製造方法を説明する断図面である。
【図９】本発明のＭＯＳ半導体装置の製造方法を説明する断図面である。
【図１０】本発明のＭＯＳ半導体装置の製造方法を説明する断図面である。
【図１１】本発明のＭＯＳ半導体装置の製造方法を説明する断図面である。
【図１２】従来のＭＯＳ半導体装置を説明する断面図である。
【図１３】従来のＭＯＳ半導体装置の製造方法を説明する断図面である。
【図１４】従来のＭＯＳ半導体装置の製造方法を説明する断図面である。
【図１５】従来のＭＯＳ半導体装置の製造方法を説明する断図面である。
【図１６】従来のＭＯＳ半導体装置の製造方法を説明する断図面である。
【図１７】従来のＭＯＳ半導体装置の製造方法を説明する断図面である。
【図１８】従来のＭＯＳ半導体装置の製造方法を説明する断図面である。
【図１９】従来のＭＯＳ半導体装置の製造方法を説明する断図面である。
Claims (6)
- 一導電型の半導体基板を準備する工程と、
該基板上に逆導電型のエピタキシャル層を積層する工程と、
前記エピタキシャル層を貫通する一導電型の分離領域により第１の島領域および第２の島領域を形成する工程と、
前記第１の島領域に一導電型のウェル領域および前記第２の島領域のエピタキシャル層に一導電型のソースおよびドレイン領域を形成する工程と、
前記ウェル領域に逆導電型のソースおよびドレイン領域を形成する工程と、
前記エピタキシャル層上にＭＯＳトランジスタのゲート絶縁膜とゲート電極を形成する工程と、
前記ＭＯＳトランジスタ上に絶縁膜を形成する工程と、
前記ソースおよびドレイン領域上の前記絶縁膜にコンタクトホールを形成する工程と、
前記コンタクトホールとフォトレジストを選択マスクとして、前記一導電型のソースおよびドレイン領域の表面に少なくとも１つ、前記一導電型のソースおよびドレイン領域よりも不純物濃度が高く、深さが浅い一導電型の拡散領域をイオン注入により形成する工程と、
前記コンタクトホールとフォトレジストを選択マスクとして、前記逆導電型のソースおよびドレイン領域の表面に少なくとも１つ、前記逆導電型のソースおよびドレイン領域よりも不純物濃度が高く、深さが浅い逆導電型の拡散領域をイオン注入により形成する工程と、
前記浅い一導電型の拡散領域上および前記浅い逆導電型の拡散領域上に、前記コンタクトホールを介して外部接続用の電極を形成する工程を上記の順に行うことを特徴とするＭＯＳ半導体装置の製造方法。 - 前記絶縁膜は、少なくともシリコン窒化膜を含む、複数の絶縁膜からなることを特徴とする請求項１記載のＭＯＳ半導体装置の製造方法。
- 前記拡散領域の幅は、前記コンタクトホールの幅に合わせて形成されていることを特徴とする請求項１に記載のＭＯＳ半導体装置の製造方法。
- 前記浅い一導電型の拡散領域をイオン注入により形成する工程において、フォトレジスト膜で、前記逆導電型のソースおよびドレイン領域を覆うことを特徴とする請求項１に記載の半導体装置の製造方法。
- 前記浅い逆導電型の拡散領域をイオン注入により形成する工程において、フォトレジスト膜で、前記一導電型のソースおよびドレイン領域を覆うことを特徴とする請求項１に記載の半導体装置の製造方法。
- 前記エピタキシャル層を貫通する一導電型の分離領域を形成した後、当該一導電型の分離領域上にＬＯＣＯＳ膜を形成することを特徴とする請求項１に記載の半導体装置の製造方法。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
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| JP2002313948A JP2002313948A (ja) | 2002-10-25 |
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ID=18966188
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| Application Number | Title | Priority Date | Filing Date |
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| JP2001115262A Expired - Fee Related JP4660004B2 (ja) | 2001-04-13 | 2001-04-13 | Ｍｏｓ半導体装置の製造方法 |
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| Country | Link |
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| JP (1) | JP4660004B2 (ja) |
Families Citing this family (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2008283072A (ja) * | 2007-05-11 | 2008-11-20 | Sanyo Electric Co Ltd | 可変容量ダイオード、半導体装置及びその製造方法 |
| JP5581698B2 (ja) * | 2010-01-06 | 2014-09-03 | 株式会社ニコン | 固体撮像素子 |
| US8445357B2 (en) | 2010-03-30 | 2013-05-21 | Samsung Electronics Co., Ltd. | Method of fabricating semiconductor integrated circuit device and semiconductor integrated circuit device fabricated using the method |
Citations (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2000012711A (ja) * | 1998-06-23 | 2000-01-14 | Nec Corp | 半導体装置及び半導体装置の製造方法 |
| JP2000068500A (ja) * | 1998-08-18 | 2000-03-03 | Sony Corp | 半導体装置およびその製造方法 |
| JP2000068499A (ja) * | 1998-08-17 | 2000-03-03 | Sanyo Electric Co Ltd | 半導体装置とその製造方法 |
-
2001
- 2001-04-13 JP JP2001115262A patent/JP4660004B2/ja not_active Expired - Fee Related
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| JP2000012711A (ja) * | 1998-06-23 | 2000-01-14 | Nec Corp | 半導体装置及び半導体装置の製造方法 |
| JP2000068499A (ja) * | 1998-08-17 | 2000-03-03 | Sanyo Electric Co Ltd | 半導体装置とその製造方法 |
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| Publication number | Publication date |
|---|---|
| JP2002313948A (ja) | 2002-10-25 |
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| RD01 | Notification of change of attorney |
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| A01 | Written decision to grant a patent or to grant a registration (utility model) |
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