JPH0338859A - Layout of wiring element in large-scale integrated circuit - Google Patents

Abstract

PURPOSE:To easily automate a separation of a wiring element of an LSI by a method wherein, regarding a horizontal branch or a vertical branch of a floor-plan.graph formed on the basis of a wiring result of an arrangement element, its kind of the arrangement element in an up-and-down direction or in a both-side direction is investigated and, regarding a branch handling a signal causing an interference, its branch and its both-end points are divided respectively to form parallel branches. CONSTITUTION:A layout of a wiring element in an LSI reads out an arrangement element arranged in a circuit diagram and then forms a floor-plan.graph 6. Branches of the floor-plan.graph 6 are taken out; when the taken-out branches are horizontal branches V4 to V6, kinds of the arrangement element in an up- and-down direction of the branches are investigated; when they are vertical branches V5 to V9, kinds of the arrangement element in a both-side direction of the branches are investigated; it is detected whether they are kinds which cause an interference; the horizontal branches and their both-end points or the vertical branches and the both-end points are divided. Thereby, it is possible to easily automate a separation of a wiring which causes the interference.

Description

【発明の詳細な説明】 「発明の目的］ （産業上の利用分野） この発明は大規模集積回路（以下ｒＬｓＩＪと略す）に
Ｊ−ｊける配線要素のレイアウトに関し、更に詳述すれ
ばＬＳＩの回路素子間あるいは回路素子を二個以」１用
いて論理機能を有するように構成したセル間の接続配線
、つまり配線要素間に信号の干渉を及ぼし合わないよう
に配線するＬＳＩのレイアウトに関する。[Detailed Description of the Invention] "Objective of the Invention" (Industrial Application Field) This invention relates to the layout of wiring elements from J to J in a large-scale integrated circuit (hereinafter abbreviated as rLsIJ). The present invention relates to connection wiring between circuit elements or between cells configured to have a logic function using two or more circuit elements, that is, to the layout of an LSI in which wiring is performed so as to prevent signal interference between wiring elements.

（従来の技術） ＬＳＩは、数ミリ角の半導体製あるいは絶縁性材料から
なるチップに、トランジスタ、コンデンす、抵抗等の回
路素子を配置し、さらに回路素子間を例えばアルミ配線
などで接続した電子回路を数千ないし数十方何配置した
構造になっている。(Prior technology) LSI is an electronic device in which circuit elements such as transistors, capacitors, and resistors are arranged on a chip made of a semiconductor or insulating material and is several millimeters square, and the circuit elements are connected with each other using, for example, aluminum wiring. It has a structure with several thousand or even dozens of circuits arranged in several directions.

このようにＬＳＩは、−個のチップに多種多様の１法、
形状及び機能をもつ回路素子あるいはセルを配置し、回
路素子量子あるいはセル量子を配線要素で接続したちの
であるから、同時に多数の１−　Ｓ　Ｉを製造できる。In this way, an LSI can use a wide variety of methods on a single chip.
Since circuit elements or cells having shapes and functions are arranged and the circuit element quanta or cell quanta are connected by wiring elements, a large number of 1-SIs can be manufactured at the same time.

したがつて、＋−ｓ　ｒ　ｉ個当たりの単価、ひいでは
１機能当たりの価格が著るしく低減できる。このため、
あらゆる集積回路【よ大規模集積化する方向へ進んでい
る。このように、ＬＳＩは小面ｆＬＩｊのデツプ上に多
数の回路素子を配置し、回路素子間を接続する配線が入
り組んで配置されるから、配線相手が干渉を及ぼし合う
という問題が生じる。Therefore, the unit price per +-s r i unit, and further the price per function, can be significantly reduced. For this reason,
All integrated circuits are moving toward larger scale integration. As described above, in an LSI, a large number of circuit elements are arranged on the depth of the facet fLIj, and the wiring connecting the circuit elements is arranged in a complicated manner, resulting in a problem that the wiring partners interfere with each other.

このようなＩＳＩにおりる配線要素間におきる干渉をな
くするため、例えばグー１〜アレイやポリセルのレイア
ウトにおいては、配線路をアブログ配線用とディジタル
記線用に別々に割りあて、同じ配線路内に干渉し合う配
線を同居さ１！ない構造にしていた。この配線分ｍ構造
は、ゲートアレイのように規則的に並べられた重水セル
１：にマクロセルパターンを割り付【プた構造のものや
ポリヒルに対して右動であり、また、規則的に並べられ
た重水ヒルの各パターンの相ヌ・］イ☆ｔＦｆ　ｉ’接
続関係をＬｉ３ えるだけで設計できるから自動設計も可能である。In order to eliminate such interference between wiring elements that fall on ISI, for example, in the layout of Goo1~Array or PolyCell, wiring paths are allocated separately for Ablog wiring and digital marking, and the same wiring path is used. Wiring that interferes with each other inside the same house 1! It had no structure. This wiring m structure has a macro cell pattern allocated to the heavy water cells 1, which are arranged regularly like a gate array. Automatic design is also possible because it can be designed simply by determining the phase nu·]i☆tFf i' connection relationship of each pattern of the heavy water leech.

また、フロアプラン・グラフを用いてＬＰ線要素の配線
経路決定を行うことしできる。このフ［］ノノプラン・
グラフは、例えばチップ主に配置されたアノ゛ログセル
ＡＩ、Ａ２．Ａ３：ディジタルセル［）１．Ｄ２．１）
３間をそれぞれ、第８図に示づごとく水平方向および乗
置方向に枝と呼ぶ線を延ばし、それらの交点をたどるこ
とによって経路を決めるものである。Further, the wiring route of the LP line element can be determined using the floor plan graph. This fu[]nonoplan・
The graph shows, for example, analog cells AI, A2, . A3: Digital cell [)1. D2.1)
As shown in FIG. 8, lines called branches are extended in the horizontal direction and the loading direction for each of the three spaces, and the route is determined by tracing the intersections of these lines.

配線はどの枝を通るかににす、配線長が異なるが、その
総和が最小となる経路Ｓを用いている。The length of the wiring varies depending on which branch it passes, but the path S that minimizes the total sum is used.

（発明が解決しようとする課題） ところが、」二連したフ１」ノ′ブラン・グラフによる
配線要素の配線経路決定によるど、例えばアナログ配線
とディジタル配線が交差したり、近接し平行に配線され
るとアナログＦｉｉ！線のノイス゛がのり、くの結果、
不都合な問題が少じる。(Problem to be Solved by the Invention) However, when determining the wiring route of wiring elements using a "double series of blank graphs", for example, analog wiring and digital wiring may intersect or are wired close to each other in parallel. And analog Fii! As a result of the noise of the line,
Fewer inconvenient problems.

また、例えばマイクロセルの場合は、グー１〜アレイで
用いる塁本セルは、配線要素により複数個接続するとＪ
Ｌに、例えば３人力Ｎ　Ａ　Ｎ　Ｄ、マスクスレーズフ
リップフロツブ等の論理機能を構成せしめるから、配線
ヂャネルは複雑になり、アラログへＣ線、ディジタル配
線の分離１は卸かしく、レイアウトの自動化は困難なた
め人手で行わな１プればならなかった。よた、フルカス
タムの配線要素のレイアウトもアナログ配線とディジタ
ル配線の分離は人手で行わなければならない不都合があ
った。In addition, for example, in the case of micro cells, if multiple Ruimoto cells used in Goo 1 to array are connected by wiring elements, J
Since logic functions such as 3-man power NAND, mask sleaze flip-flop, etc. are configured in L, the wiring channel becomes complicated, C line to analogue log, separation of digital wiring 1 is a hassle, and layout automation is difficult. Because it was difficult, it had to be done manually. Furthermore, even in the layout of fully custom wiring elements, analog wiring and digital wiring must be separated manually, which is an inconvenience.

この発明は従来の１８１にお（ｊる配線要素のレイアウ
トにおける上述した不具合な点を除去づるためになされ
たものであって、トＳｒにお（Ｊる配線要素のレイアウ
トに関し、従来は非常に限られた分舒でしか自動化でき
なかった干渉のある配線の分離を、配置される回路素子
やセルの形状に関係なく、容易に分離できるｌ−Ｓ　Ｉ
における配線要素のレイアラ［−を提供しようとするも
のである。This invention was made in order to eliminate the above-mentioned problems in the layout of the wiring elements in the conventional 181(j). I-S I allows easy separation of interfering wiring, which could only be automated with limited distribution, regardless of the shape of the circuit elements or cells to be placed.
It is intended to provide a layerer for wiring elements in

また、この発明（よ、これまで人手に頼っていた１−３
ｌの配線要素の分離を、容易に自動化でき、人手に頼っ
ていたことによる誤りの混入や設訓期間の長期化という
不具合を除去したＬ　Ｓ　Ｉにおける配置要素のレイア
ウトを提供しようとするものである。In addition, this invention (1-3)
The present invention aims to provide a layout of placement elements in LSI that can easily automate the separation of wiring elements in LSI and eliminates the problems of introducing errors and prolonging the training period due to reliance on manual labor. be.

［発明の構成］ （課題を解決するだめの手段） 以上の口約を達成するため、この発明の第１〈請求項（
＋）　）Ｌ−Ｓ　Ｉにおける配線要素のレイアウトは、
原ｌｐ的に第１図に示づプロセスに従って行われる。す
なわち、回路図に配置された配置要素を読み取るステッ
プ１と、読み取った配置要素の配置結果からフロアプラ
ン・グラフを作成するステップ２と、作成されたフロア
プラン・グラフの枝を取り出づステップ３と、取り出し
た枝が水平桟であれば枝の上下方向の配置要素の種類を
調べ、干渉を起こすものであれば枝とその両端点を分割
し、垂直枝であれば枝の両側方向の配置要素の種類を調
べ、干渉を起こすものであれば、枝とその両端点を分割
するステップ４とから戒っている。[Structure of the invention] (Means for solving the problem) In order to achieve the above promise, the first claim of this invention (
+)) The layout of the wiring elements in L-S I is as follows:
The original process is performed according to the process shown in FIG. That is, step 1 of reading placement elements placed on the circuit diagram, step 2 of creating a floorplan graph from the placement results of the read placement elements, and step 3 of extracting the branches of the created floorplan graph. If the retrieved branch is a horizontal crosspiece, check the type of arrangement element in the vertical direction of the branch, and if it causes interference, divide the branch and its both end points, and if it is a vertical branch, check the arrangement of the branch in both directions. The types of elements are checked, and if they cause interference, they are avoided in step 4, in which the branches and their endpoints are divided.

また、この発明の第２（請求項（２））のＬ　Ｓ　Ｉに
おける配線要素のレイアウトは、フロアプラン・グラフ
の枝及び／又は端点に重みを与えて干渉を制御するもの
である。Further, the layout of the wiring elements in the LSI according to the second aspect of the present invention (claim (2)) controls interference by giving weights to the branches and/or end points of the floor plan graph.

（作用） 以上のように、この発明のＬＳＩにおｔブる配線要素の
レイアウトは、回路図に配置された配置要素を読み取っ
てから、フロアプラン・グラフを作成し、作成されたフ
ロアプラン・グラフの枝を取り出し、取り出した枝が水
平技であれば枝の−１−下方向の配置要素の種類を、垂
直枝であれば枝の両側方向の配置要素の種類を調べ、干
渉を起づ−ものであるかどうかを検出し、それぞれ水平
枝とその両端点あるいは垂直枝とその両端点を分割する
から配線要素は分離されるから、干渉が問題となる配線
要素の干渉が制御できる。(Function) As described above, the layout of the wiring elements in the LSI of the present invention is created by reading the layout elements placed in the circuit diagram, creating a floor plan graph, and then creating a floor plan graph. Extract a branch from the graph, and if the extracted branch is a horizontal technique, check the type of elements placed in the -1-down direction of the branch, and if it is a vertical branch, check the types of elements placed on both sides of the branch, and check the types of elements placed on both sides of the branch to prevent interference. - Since the wiring elements are separated by detecting whether or not they are objects and dividing the horizontal branch and its end points or the vertical branch and its both end points, it is possible to control interference between wiring elements where interference is a problem.

また、請求項（２）の１−８Ｉの配線要素のレイアラ１
〜は、請求項（１）における水平枝又は乗直枝とその両
端点の分割積及び／又はその両端点にそれぞれ適当な重
みを与えるから、干渉が問題となる配線要素相Ｈの干渉
制御が容易に行うことができる。Furthermore, the layerer 1 of the wiring element 1-8I of claim (2)
... gives appropriate weights to the division products of the horizontal branch or rectangular branch and its both end points and/or its both end points in claim (1), so it is easy to control the interference of the wiring element phase H where interference is a problem. can be done.

（実施例） 次に、図面を用いて、この発明のＩｓＩにおける配線要
素レイアウトめ一実施例について説明７ する。(Embodiment) Next, an embodiment of the wiring element layout in IsI of the present invention will be described with reference to the drawings.

第２図は、実施例にかかるＩｓＴの配線要素のレイアウ
トの手順を示すフローチャートである。FIG. 2 is a flowchart showing a procedure for laying out wiring elements of the IsT according to the embodiment.

先ず、初めに人手又は配置ブロクラムにより作られた配
置結果データを読み取り（ステップ１）、この配防デー
クからフロアプラン・グラフを作成する（ステップ２）
。First, the layout result data created manually or by the layout block is read (step 1), and a floor plan graph is created from this distribution block (step 2).
.

フロアプラン・グラフは例えば第３図に示すようにチッ
プ上に配置されたアナログセルＡ１．Ａ２、Ａ３及びデ
ィジタルセルＤＩ、Ｄ２．Ｄ３間にそれぞれ、水平方向
及び垂直方向に延ばした枝同士の交点をたどることによ
って配線経路を決め、総配線長の最小となる経路を配線
経路に定める。The floor plan graph is, for example, for analog cells A1. A2, A3 and digital cells DI, D2. A wiring route is determined by tracing the intersections of branches extended in the horizontal and vertical directions between D3, and the route with the minimum total wiring length is determined as the wiring route.

次いで、以上のようにして作成したフロアプラン・グラ
フ６からグラフの水平枝ｖ４−ＶＱを取り出し、枝Ｖ、
Ｉ−ｖ６の垂直方向（１方向〉に存在するアナログセル
Ａ１、ディジタルセルＤ１を抽出し、干渉を起す信号を
扱うセル同士であれば、枝Ｖ４−ｖ６及び両端点ｖ４　
、ｖ５をそれぞれ、第４図に示づごとく分ハ１して並行
枝Ｖ４　−ｖ６− ■３−ｖ５　　；端点ｖ４＋”４　　及びＶ５．Ｖ５　
　に分割する。Next, take out the horizontal branch v4-VQ of the graph from the floor plan graph 6 created as above, and set the branch V,
Analog cell A1 and digital cell D1 existing in the vertical direction (one direction) of I-v6 are extracted, and if the cells handle signals that cause interference, branch V4-v6 and both end points v4
, v5 are divided by 1 as shown in Fig. 4, and the parallel branches V4 -v6- ■3-v5;
Divide into.

また、垂直枝ｖ５−Ｖｇを取り出し、枝■５ｖ９の左右
方向（横方向）に存在するアナログセルＡ２、ディジタ
ルヒルＤ２が干渉を起す゛信号を扱う種類のものである
ときは、Ｖ５−Ｖ９及び端点Ｖ５　、Ｖ９をそれぞれ分
ハ１して、第４図に示すごとく並行枝ｖ５　−Ｖ５　−
ｖｇ　　　ｖ５Ｖ５　−ｖｇ　　及び端点Ｖ５　　、ｖ
５　　、Ｖ９Ｖ５　　、ｖ５　　、ｖｇ　　にする。In addition, take out the vertical branch v5-Vg, and if the analog cell A2 and digital hill D2 that exist in the left and right direction (horizontal direction) of the branch 5v9 are of the type that handles signals that cause interference, By dividing the end points V5 and V9 by 1, the parallel branches v5 −V5 − are obtained as shown in FIG.
vg v5V5 -vg and endpoints V5, v
5, V9V5, v5, vg.

さらに、水平枝Ｖ８−ｖ１ｏ及び垂直枝ｖＢ　−ｖ１２
にヌ・１しても、上述と同様の処理を施して並行枝Ｖ７
−　Ｖｇ　　、ＶＢ　　−−ＶＩＯ及びｖＢ　　−ＶＱ
ＶＩ２　　：Ｖａ　　−Ｖｓ　　　Ｖ＋２　　に分割し
；端点Ｖ８．Ｖ＋２をそれぞれｖＢ、ｖＢ　　＋ＶＢＶ
Ｂ　　、　Ｖ１２　　、　Ｖ＋２　　にｖｇを、　ｖ９
９　　、Ｖ９　　　：Ｖ９　　に分割する。以上の処理
を今でのフロアプラン・グラスの枝について行う。Furthermore, the horizontal branch V8-v1o and the vertical branch vB-v12
Even if nu・1 is applied, the same process as above is applied and the parallel branch V7
-Vg, VB--VIO and vB-VQ
VI2: Divided into Va −Vs V+2; end point V8. V+2 as vB and vB +VBV respectively
B, V12, V+2 with vg, v9
9, V9: Divide into V9. Perform the above process on the current floor plan and grass branches.

以上の処理を行う装置は第５図に示す配線要素のレイア
ウト装置７により行うことができる。The above processing can be performed by a wiring element layout device 7 shown in FIG.

第５図の配線要素のレイアウト装置７は、配置データか
らセルの配置（ｒｌＭ、同転・反転に関する情報、セル
の形状、セルの種別を読み込み手段７１により取り出し
、取り出されたデータを基にフロアプラン・グラフ作成
手１７−２によりフロアプラン・グラノロを作成する。The layout device 7 for wiring elements shown in FIG. A floor plan/grano is created by the plan/graph creating unit 17-2.

ついで、作成されたフロアプラン・グラノロよりのフロ
アプラン・グラフ枝情報抽出手段７−１３により第７図
（ａ）に示すようにフロアプラン・グラフの枝の垂直方
向のセルＡＩ（又はｆ）１）の種別をとりだす。取り出
したフロアプラン・グラフの枝ｖｉ−ｖｊが干渉が問題
となる種別のヒルの間にあれば、第７図（ｂ）に示すよ
うにグラフの分割手段７−４によりこの枝とその両端の
節点を分割する（Ｖ■ｊ′及びｉ　　　Ｖ　Ｊ　＃　）
。この様に編集されたフ「コアプラン・グラフを１き出
し手段７−５により出力づる。以上の方法で作られるフ
ロアプラン・グラフの一例は第４図に示した配線経路で
ある。また、グラフの分割方法を変えることで第６図に
示寸ようなグラフ６ａを出力することも可　０ 能である。Next, the floor plan graph branch information extracting means 7-13 extracts the vertical cell AI (or f) 1 of the floor plan graph branch from the created floor plan granoro as shown in FIG. 7(a). ). If the extracted branch vi-vj of the floor plan graph is between hills of the type in which interference is a problem, the graph dividing means 7-4 divides this branch and its two ends, as shown in FIG. 7(b). Divide the nodes (V j' and i V J #)
. The floor plan graph edited in this way is output by the output means 7-5. An example of the floor plan graph created by the above method is the wiring route shown in FIG. It is also possible to output a graph 6a as shown in FIG. 6 by changing the method of dividing the graph.

概略配線手段では７１３力されたフ「ｊアブラン・グラ
フの枝や節点に適当な重みを与え配線経路決定を行う。The rough wiring means determines the wiring route by giving appropriate weights to the branches and nodes of the Abran graph.

例えば第６図のＶｌ　とｖｌ　を結ぶ枝、ｖ４　どｖ４
　を結ぶ枝、ｖ５　どｖ５　を結ぶ枝、■８　とｖ８　
を結ぶ枝、ｖ９とｖ９　を結ぶ枝、Ｖｌ２　　とＶｌ２
　　を結ぶ枝に大ぎな重みを与え、ざらにｖｌ　と■４
　を結ぶ枝、■４　どＶ５　を結ぶ枝、■５　と９　を
結ぶ枝、８と■９　を結ぶ枝、■８　とＶｌ２　　を結
ぶ枝、そしてｖｌ　と■４　を結ぶ枝、■４　とｖ５　
を結ぶ枝、ｖ５　とｖ９　を結ぶ枝、ｖ８　と■９を結
ぶ枝、Ｖ８　と１２　　を結ぶ枝の配線容量を小さくす
ることで干渉が問題となる配線を制御づることかできる
。For example, the branch connecting Vl and vl in Figure 6, v4 and v4
The branch that connects v5, the branch that connects v5, ■8 and v8
A branch connecting v9 and v9, a branch connecting Vl2 and Vl2
Give great weight to the branches that connect them, and roughly vl and ■4
A branch connecting ■4 and V5, ■A branch connecting 5 and 9, a branch connecting 8 and ■9, a branch connecting ■8 and Vl2, and a branch connecting vl and ■4, ■4 and v5
By reducing the wiring capacitance of the branch connecting v5 and v9, the branch connecting v8 and ■9, and the branch connecting V8 and 12, wiring where interference is a problem can be controlled.

本実施例ではアナログ配線とディジタル配線を分離する
場合を一例として説明してぎたが、このような場合に限
らずアナ「１グ配線同志で干渉が問題となる配線要Ｍ間
にヌリしても応用づ−ることち可能である。In this embodiment, the case where analog wiring and digital wiring are separated has been explained as an example, but it is not limited to this case. Many applications are possible.

さらに、本実施例の説明では、フ「」ノツプラン・グラ
フの枝に加える重みとして配線容量を小さくする例につ
いてのみ説明したが、これに限らず、例えば分前領域を
横切るフロアプラン・グラフの枝に、例えばＬＳＩチッ
プの長辺の長さにあたるＪ：うな＝１ス１〜を与え、さ
らに分離領域の境界に接する枝のコストを大さくし、配
線容量値を少なくしておくことで概略配線経路を決めて
もよい。そしてこのような経路を極力少なくしたい場合
には、あらかじめ分前領域の境界に接づる枝のざらに」
ストを大ぎくしたり、配線容量値をざらに少なく設定す
ることにＪ：り調整できる。Furthermore, in the explanation of this embodiment, only an example in which the wiring capacitance is reduced as a weight to be added to a branch of a floor plan graph is explained, but the present invention is not limited to this, for example, For example, by giving J: una=1s1~, which is the length of the long side of the LSI chip, and further increasing the cost of the branches touching the boundary of the isolation region and reducing the wiring capacitance value, the approximate wiring route can be You may decide. If you want to minimize the number of such routes, you can create them in advance along the edges of the branches that touch the boundaries of the area.
It is possible to make adjustments such as increasing the strike or setting the wiring capacitance value to a slightly lower value.

以上はアナ１コグ線とディジタル線を極力交差ざｔ！Ｏ
いことや同じ配線領域を使用させないためのコスト（＝
ｔ　＋′Ｊについて説明したが、分離領域を横切る枝に
シールド・パターンを生成するのに必要４Ｔ幅を与え、
その値に応じ配置を修正し、シールド・パターンをど１
−威したのち双子）ボベた概略経路割り当てを行うよう
な応用も行える。The above is about crossing the analog 1cog line and the digital line as much as possible! O
The cost of not using the same wiring area (=
t+'J, giving the branches that cross the isolation region the necessary 4T width to create a shield pattern,
Correct the placement according to that value and change the shield pattern to
- It can also be applied to perform rough route assignments (after the twins).

［発明の効果１ 以上の３２明から明らかなごとく、この発明による１、
ｓＩにお（〕る配線要素のレイアウトは、配置要素の配
線結果からフ１］ノノプラン・グラフを作成した後、そ
のノロノノプラン・グラフの枝を取り出して、水平枝に
ついてはぞのに下方向の配置要素の枠類を、また垂直技
であればその両側方ｆ＋ｌの配置要素の種類を調べ、干
渉を起す信号を扱う種類のものについては、その枝と両
端点をそれぞれ分ハ１して並行技にし、適当な重みを与
えるから干渉の制御が簡単にできる。[Effects of the invention 1 As is clear from the above 32 clarifications, this invention has 1,
The layout of the wiring elements in sI () is created from the wiring results of the placement elements in F1]. If it is a vertical technique, check the type of elements arranged on both sides f + l, and if it is a type that handles signals that cause interference, divide the branches and both end points by 1 and perform a parallel technique. Interference can be easily controlled by giving appropriate weights.

さらに、前記分割も極めて単純な操作であり自動化が可
能である。したがって、従来、非常に限られた分野でし
か自動化が行えなかった干渉がある配線の分離を、配置
されるセルの形状に関係なく取り扱える技術を提供する
ことで、これまで入手に頼っていたために生じていた誤
りの混入や誤りの修正作業などによる設引期間の長期化
という不具合な点を解消し、製品の早期実現化と共に、
設計者に与える作業負荷の軽減が行える。Furthermore, the division is also an extremely simple operation and can be automated. Therefore, by providing a technology that can handle the separation of interconnects with interference, which could previously only be automated in very limited fields, regardless of the shape of the cells to be placed, We have solved the problem of prolonging the design period due to the introduction of errors and corrective work, and have achieved faster realization of the product.
The workload on designers can be reduced.

【図面の簡単な説明】[Brief explanation of drawings]

第１図はこの発明にかかるＬＳＩにおける配線要素のレ
イノノウトの原理的な処理手順を示す工程図、第２図は
一実施例にかかるＬ　Ｓ　Ｉにお（プる配線要素のレイ
アウトの処理手順を示ずノロ−チャ１へ、第３図はＬ　
Ｓ　Ｉチップ」−に配置したノノナ［１グセル及びティ
ジタルセルに基づいて作成したフロアプラン・グラフ、
第４図は実施例にかかるｌＳｌにおける配線要素の概略
配線経路決定法を示す説明図、第５図は実施例にかかる
ＬＳＩにおける配線要素の概略配線経路決定に使用する
装置の概略構成図、第６図はこの発明の１３１における
配線要素の概略配線経路決定法の他の実施例の説明図、
第７図（ａ）（ｂ）及び（Ｃ）（ｄ）はそれぞれフロア
フラン・グラフの垂直枝及び水平技を取り出し、並行枝
及び二端点に分離′りるとぎの分ｙＪ１態様を示ず説明
図、第８図は従来のＬＳＩにおけるフ［１アブラン・グ
ラフによる概略配線経路決定方法を示す説明図である。 ６．６ａ・・・フロアプラン・グラフ ７・・・配線要素のレイアウト装置 １・・・ヒルの配置位首、回転・反転に関りる情報、セ
ルの形状、ヒルの秤類の読み 込み手段 ２・・・フロ１ノノプラン・グラフ作成手段３・・・ノ
１］アブラン・グラフ枝抽出手段４・・・グラフの分割
手段FIG. 1 is a process diagram showing the principle processing procedure for laying out wiring elements in an LSI according to the present invention, and FIG. Figure 3 shows L.
Floor plan graph created based on 1G cell and digital cell,
FIG. 4 is an explanatory diagram showing a method for determining a rough wiring route for wiring elements in an LSI according to an embodiment, and FIG. 6 is an explanatory diagram of another embodiment of the method for determining the general wiring route of wiring elements in 131 of the present invention,
Figures 7 (a), (b), and (C) (d) take out the vertical branch and horizontal branch of the floor franc graph, respectively, and separate them into parallel branches and two end points. 8A and 8B are explanatory diagrams showing a method for determining a general wiring route using a graph [1 Abran graph] in a conventional LSI. 6.6a... Floor plan graph 7... Wiring element layout device 1... Hill arrangement position, information regarding rotation/reversal, cell shape, hill scale reading means 2 . . Flo 1 Nonoplan graph creation means 3 . . 1] Abran graph branch extraction means 4 . . . Graph division means

Claims (2)

【特許請求の範囲】[Claims] （１）配置された配置要素を読み取るステップと、読み
取った配置要素の配置結果からフロアプラン・グラフを
作成するステップと、 作成したフロアプラン・グラフについて配置要素間の枝
を取り出すステップと、 取り出した枝が水平枝であれば枝の縦方向の配置要素の
種類を調べ、干渉を起す信号を扱う種類のものであれば
枝とその両端点を分割して並列枝とし、垂直枝であれば
枝の両側方向の配置要素の種類を調べ、干渉を起す信号
を扱う種類のものであれば枝とその両端点を分ハ１して
並列枝とするステップから成ることを特徴とする大規模
集積回路における配線要素のレイアウト。(1) A step of reading the arranged arrangement elements, a step of creating a floor plan graph from the arrangement result of the read arrangement elements, a step of extracting the branches between the arrangement elements from the created floor plan graph, If the branch is a horizontal branch, check the type of elements placed in the vertical direction of the branch, and if the branch handles signals that cause interference, divide the branch and its endpoints into parallel branches, and if the branch is a vertical branch, A large-scale integrated circuit comprising the steps of checking the types of elements arranged in both directions of the circuit, and dividing the branches and their end points by 1 to form parallel branches if the type handles signals that cause interference. Layout of wiring elements in . （２）請求項（１）において、フロアプラン・グラフの
枝及び／又は端点に重みを与えて干渉を制御することを
特徴とする大規模集積回路における配線要素のレイアウ
ト。(2) The layout of wiring elements in a large-scale integrated circuit according to claim (1), characterized in that interference is controlled by giving weights to branches and/or end points of the floor plan graph.