JPS62285184A - Lsi design method - Google Patents

Abstract

PURPOSE:To secure an empty track used for wiring a central part by exchanging the block including an empty cell and the block of a central part and improving the arrangement. CONSTITUTION:Initial arranging result information and substrate information are inputted (step 11). The set of a block, which comes to be an improving object, and the block, which is continuously arranged, are extracted (step 12). The set of the block, in which the distance from the substrate central point is far arranged from the set of the extracted block, the empty cell is included and the same size shape is obtained, is removed (step 13). When two pairs of the removed block are exchanged and the number of empty tracks on a wiring lattice scale is increased more than the number before exchanging, improvement is executed and the exchanging processing of two pairs of the block is executed (steps 14, 15 and 18). Thereafter, the above-mentioned work is executed and the result is edited and outputted.

Description

【発明の詳細な説明】 発明の詳細な説明 〔産業上の利用分野〕 本発明は、ＣＡＤによるＬＳＩ設計方法、さらに詳しく
云えば配線率向上のため機能ブロックの配置を考慮した
ＬＳＩ設計方法に関する。DETAILED DESCRIPTION OF THE INVENTION [Field of Industrial Application] The present invention relates to an LSI design method using CAD, and more specifically, to an LSI design method that takes into consideration the placement of functional blocks to improve wiring efficiency.

〔従来の技術〕[Conventional technology]

ＬＳＩの設計において、機能ブロックを配置する方法が
、いくつか提案されている。しかし、そのいずれもが、
例えば「論理装置のＣＡＤ、のＰ３６〜４３（樹下行三
編　情報処理学会発行）に記載されているように総記線
の長さの最小化を狙ったものである。Several methods have been proposed for arranging functional blocks in LSI design. However, both of them
For example, as described in "CAD for Logic Devices," pages 36 to 43 (edited by Yukizo Kishita, published by the Information Processing Society of Japan), the aim is to minimize the length of the general marking line.

これによれば最短経路での配線遅延時間の最小化が実現
できるという利点を有しているが、以下のような欠点を
持っている。すなわち上記方法により得られた配置結果
は配線長の最小化が実現されることにより配置対象ブロ
ックが互に近接した状態で配置される。This has the advantage of minimizing wiring delay time over the shortest route, but has the following drawbacks. That is, in the placement result obtained by the above method, the wiring length is minimized, so that the blocks to be placed are placed close to each other.

〔発明が解決しようとする問題点〕[Problem that the invention seeks to solve]

通常、あるブロックからは相手ブロックに対して数本の
配線要求がある。そのため上記の配置結果では、中央部
に非常に多くの配線要求をもたらし、交錯させることに
なるが、周辺部はブロックが配置されていない空セル部
を生じさせる結果となる。したがって、セル列間の配線
容量（通過可能配線本数）が予め決定されているマスク
スライス方式ＬＳＩ等では、周辺部の配線容量には十分
に余裕があるにもかかわらず中央部の配線容量が不足す
るということがあり、最終的に１００％配線が達成でき
ない場合がある。Usually, one block requests several wires from the other block. Therefore, in the above arrangement result, a very large number of wiring requests are made in the central part, and the wiring is intersected, but in the peripheral part, empty cell parts where no blocks are arranged are created. Therefore, in mask slicing LSIs, etc., in which the wiring capacitance between cell columns (the number of wires that can pass through) is determined in advance, the wiring capacity in the central part is insufficient even though there is sufficient margin in the wiring capacitance in the peripheral part. Therefore, 100% wiring may not be achieved in the end.

この場合、未配線の修正には、従来から配置済ブロック
の交換・移動、配線結果の引きはがし、移動といった手
法が用いられており、そのいずれもが人手による作業で
あるため、設計工数の著しい増加につながるという欠点
がある 〔問題点を解決するための手段〕 本発明の方法は初期ブロック配置結果情報及び基板情報
を入力する第１の工程と、改良繰作対象となるブロック
、又は連続して配置されているブロックの集合を取り出
す第２の工程と、前記第２の工程で取り出されたブロッ
クの集合より基板中心点からの距離が遠く、かつ空セル
を含み、がっ同一の大きさ・形状となる改良操作相手側
ブロックの集合を取り出す第３の工程と、前記第２と第
３の工程で得られたｎ組（ｎ≧２）のブロックの集合を
互いに交換して配置評価用関数による改善の有無を判定
する第４の工程と、前記第４の工程で改善がある場合に
上記ｎ組（ｎ≧２）のブロックの集合を交換する第５の
工程と、前記改良操作相手側ブロックの集合となりうる
ものは全て第３ないし第５の工程を経たかを判定し経て
いない場合は第３の工程にもどる第６の工程と、前記改
良操作対象となるブロックの集合となりうるものは全て
第２ないし第５の工程を経たかを判定し経ていない場合
には第２の工程にもどる第７の工程と、前記第７の工程
までで得られた結果を、配置結果情報として編集出力す
る第８の工程とを含んで構成される。In this case, methods such as exchanging/moving placed blocks, peeling off and moving the wiring results, etc. have traditionally been used to correct unwired areas, and as all of these are manual tasks, they require a significant amount of design man-hours. [Means for solving the problem] The method of the present invention has the disadvantage that the first step is to input initial block placement result information and board information, and the block to be improved or continuously a second step of taking out a set of blocks arranged in the second step; and a second step of taking out a set of blocks arranged in the second step; - A third step of extracting a set of blocks for the improvement operation that will become the shape, and a set of n sets (n≧2) of blocks obtained in the second and third steps are mutually exchanged for placement evaluation. a fourth step of determining whether or not there is an improvement by the function; a fifth step of exchanging the n sets (n≧2) of blocks when there is an improvement in the fourth step; and the improvement operation partner. A sixth step in which it is determined whether all the objects that can be a set of side blocks have gone through the third to fifth steps, and if they have not gone through, the process returns to the third step, and the object that can be a set of blocks to be subjected to the improvement operation. A seventh step in which it is determined whether all steps 2 to 5 have been completed, and if not, the process returns to the second step, and the results obtained up to the seventh step are edited as placement result information. and an eighth step of outputting.

〔実施例〕〔Example〕

次に、本発明について図面を参照して説明する。 Next, the present invention will be explained with reference to the drawings.

第４図はマスクスライス方式ＬＳＩの下地構造をなすセ
ル列の一例を示す図である。FIG. 4 is a diagram showing an example of a cell array forming the underlying structure of a mask slice type LSI.

下地上には、配置対象となるブロックを置くことのでき
るセル列４３が何行かにわたって設定されており、その
セル列上にブロック４５が図のように配置される。ブロ
ック４５は必ずしも一定の大きさに統一されてはおらず
、各々異なっていてもよい。その場合、ブロック４５ａ
を基本単位であるとすると他のブロックはそれと同じ大
きさ、または整数倍の大きさで表わされる。隣接するセ
ル列間４４は、配線領域と呼ばれる。Several rows of cells 43 in which blocks to be placed can be placed are set on the base, and blocks 45 are placed on these cell rows as shown in the figure. The blocks 45 are not necessarily unified in size and may be different in size. In that case, block 45a
If this is the basic unit, other blocks are expressed with the same size or an integral multiple of it. The area 44 between adjacent cell columns is called a wiring area.

配線は、隣接配線間の設計規則（デザイン・ルール）を
満たす最小間隔を１ピツチとする配線格子上で、通常１
層、２層の２つの層を用いて行われる。横方向配線（１
層）は配線領域４４を用いて行なわれる。また、縦方向
配線（２層）は、セル列４３を跨いで行われる。なお、
縦方向配線は、ブロック端子４１およびブロック内禁止
領域４２上は通過することができない。Wiring is usually done in one pitch on a wiring grid with one pitch as the minimum interval that satisfies the design rules between adjacent wires.
It is done using two layers: 1 layer, 2 layers. Lateral wiring (1
layer) is performed using the wiring area 44. Further, the vertical wiring (two layers) is performed across the cell rows 43. In addition,
The vertical wiring cannot pass over the block terminal 41 and the intra-block prohibited area 42 .

第１図は、本発明の一実施例を示した流れ図であり、複
数個の処理ボックスと判断ボックスとから構成されてい
る。本処理は、本流れ図に従ってプログラムを作成しコ
ンピュータ上で動作させることもできるし、同処理をハ
ードウェア化して動作させることで実現することもでき
る。以下ではプログラム作成の場合について説明する。FIG. 1 is a flowchart showing one embodiment of the present invention, which is composed of a plurality of processing boxes and decision boxes. This process can be realized by creating a program according to this flowchart and running it on a computer, or by converting the process into hardware and running it. The case of program creation will be explained below.

第２図は、第１図の処理過程を図示したものである。第
２図（ａ）は配置改良の一般的な場合を示す。FIG. 2 illustrates the process of FIG. 1. FIG. 2(a) shows a general case of layout improvement.

第１図と第２図とを参照して処理手順を説明する。先づ
初期配置結果情報、基板情報を入力する（ステップ１１
）。次に改良対象のブロック２３が取り出され（ステッ
プ１２）、次にブロック２３より基板中心点から遠い場
所に配置されているブロック２１と空セル２２との集合
が取り出される（ステップ１３）。この場合ブロック２
３の大きさ・形状とブロック２１と空セル２２との集合
の大きさ・形状は全く等しい。次に、この２組のブロッ
ク間での交換が試みられ、配置評価用目的関数による改
善を判定しくステップ１４）、改善があれば（ステップ
１５のＹＥＳ技）これらを交換する（ステップ１８）。The processing procedure will be explained with reference to FIGS. 1 and 2. First, input initial placement result information and board information (step 11)
). Next, the block 23 to be improved is extracted (step 12), and then a set of blocks 21 and empty cells 22 that are located farther from the center point of the substrate than the block 23 is extracted (step 13). In this case block 2
3 and the size and shape of the set of blocks 21 and empty cells 22 are exactly the same. Next, an attempt is made to exchange these two sets of blocks, and if it is determined whether there is an improvement based on the placement evaluation objective function (step 14), if there is an improvement (YES in step 15), they are exchanged (step 18).

もちろんブロック２１は、大きさ・形状が等しい限り、
複数ブロックの集合でもかまわない。Of course, as long as the blocks 21 have the same size and shape,
It may be a collection of multiple blocks.

第２図（ｂ）は、片方のブロックの集合が空セルだけの
場合を示す。まずブロック２４が取り出される。このブ
ロックは、大きさが１であるのでブロック２４より基板
中心点から遠くにある空セル２５だけが取り出される。FIG. 2(b) shows a case where one set of blocks consists of only empty cells. First, block 24 is taken out. Since this block has a size of 1, only empty cells 25 which are farther from the center of the substrate than block 24 are taken out.

その後は、上記と同じ方法で交換の可否が調べられ、可
の場合には両者の交換が行われる。After that, the same method as above is used to check whether or not exchange is possible, and if it is possible, both are exchanged.

以上述べた２つの方法による改良操作が、改良操作対象
ブロック集合と、改良操作相手側となりうる全てのブロ
ック集合との間で繰り返され（ステップ１６）、さらに
、この縁り返し処理が全ての改良操作対象ブロック集合
に対して繰り返される（ステップ１７）ことによって処
理が終了する。The improvement operations using the two methods described above are repeated between the target block set for improvement operation and all block sets that can be the improvement operation partners (step 16), and furthermore, this edge-turning process is performed for all improvement operations. The process is repeated for the set of blocks to be operated (step 17), and the process ends.

第３図（ａ＞は従来法によって得られた配置結果に対し
て配線を行ったものであり、ブロックミルブロックｈに
関する配線結果がセル列間の配線領域を用いて行われて
いる。ところが、ブロックミルブロックｈはそれぞれ互
いにすき間なく隣接して配置されており、又、ブロック
内端子３２も多数使用されているため、ブロックミルブ
ロックｈ上でこの３セル列を貫通する縦方向配線要求（
２層）を満たす空きトラック３３は、配線格子スケール
上で第１、第５、第７、第１２カラムの４個所しかない
。従って、縦方向配線要求が４個所以上存在した場合、
それらの配線はブロックａ。FIG. 3 (a) shows wiring performed based on the placement results obtained by the conventional method, and the wiring results for block mill block h are performed using the wiring area between cell columns.However, Since the block mill blocks h are arranged adjacent to each other without any gaps, and a large number of intra-block terminals 32 are used, vertical wiring that passes through these three cell rows on the block mill block h is required (
There are only four vacant tracks 33 that fill the second layer) in the first, fifth, seventh, and 12th columns on the wiring grid scale. Therefore, if there are four or more vertical wiring requests,
Those wirings are in block a.

ｅのさらに左側、あるいはブロックｄ、ｈのさらに右側
部分に対して空きトラックを探して配線を行う必要があ
り、さらにこの迂回配線を行うために、従来不要だった
横方向配線要求（１層）が新たに発生し、横方向配線領
域の容量内に収まらず未配線分を生じるという結果にな
る。It is necessary to search for an empty track and route it further to the left side of e or to the right side of blocks d and h, and in order to perform this detour wiring, a horizontal wiring request (1 layer) that was previously unnecessary is required. is newly generated, and the result is that it does not fall within the capacity of the lateral wiring area, resulting in unwired portions.

第５図に上記例を示す。縦方向線分５２は本来ならばＬ
ＳＩの中央部を通過するはずであったが、配置の結果ブ
ロックの集中している中央部５３には、縦方向要求に対
して空きトラックが存在しない状態である。従って、そ
の位置より左右方向に探索を行い、少し離れた位置に空
きトラック５６を見つける事になる。ところが、このこ
とによって新たに横方向線分５１および５４が発生し、
これが原因で配線領域の容量を越え、未配線分が生じる
結果となる。FIG. 5 shows the above example. The vertical line segment 52 should originally be L
It was supposed to pass through the center of the SI, but as a result of placement, there is no empty track in the center 53 where blocks are concentrated for the vertical request. Therefore, a search is performed in the left and right directions from that position, and an empty track 56 is found at a position a little far away. However, as a result of this, new horizontal line segments 51 and 54 are generated,
This causes the capacitance of the wiring area to be exceeded, resulting in unwired portions.

第３図（ｂ）は本発明により第３図（ａ＞を改良したも
のであり、この第３図（ｂ）では、空セルを含んだブロ
ックを交換対象としているため、各ブロック３１間に空
セル３４が移動・挿入され又、この結果、ブーロックミ
ルブロックｈ上でこの３セル列を貫通する縦方向配線要
求（２層）を満たす空きトラック３３は、計６個所存在
し、（配線格子スケール上で１．４．７，８，９．１２
カラム）明らかに従来法よりもよい配線結果が得られる
ことが期待できる。FIG. 3(b) is an improved version of FIG. 3(a) according to the present invention. In this FIG. 3(b), since blocks containing empty cells are to be replaced, there is a gap between each block 31. Empty cells 34 are moved and inserted, and as a result, there are a total of 6 empty tracks 33 that satisfy the vertical wiring requirement (2 layers) passing through these 3 cell rows on the block mill block h. 1.4.7,8,9.12 on grid scale
(Column) It can be expected that better wiring results will be obtained than the conventional method.

又、副次的効果として、横方向配線要求（１層）に必要
な配線チャネル数が減少するという効果も期待できる。Furthermore, as a secondary effect, it can be expected that the number of wiring channels required for lateral wiring requirements (one layer) will be reduced.

以上、本実施例はマスクスライス方式ＬＳＩにおける良
好な一実施例について説明されたが、マスクスライス方
式以外のＬＳＩ、プリント板等についても全く同様の方
法で配置改良を行うことが可能である。Although this embodiment has been described above as a good example of a mask slice type LSI, it is possible to improve the arrangement of LSIs other than the mask slice type LSI, printed boards, etc. using exactly the same method.

〔発明の効果〕〔Effect of the invention〕

以上説明したように、本発明には配置改良の対象となる
ｎ組（ｎ≧２）ブロックの集合のうち基板中心点からの
距離がより遠くにある空セルを含んだブロックと中央部
のブロックとの交換を行ない配置評価用関数に従って配
置改良を行うことによって、配線に用いる空トラツクを
確保でき、未配線を生じさせないようにすることができ
るという効果がある。As explained above, the present invention includes a block containing an empty cell that is further away from the center point of the substrate and a block in the center among a set of n sets (n≧2) of blocks that are subject to layout improvement. By performing the exchange with the layout evaluation function and improving the layout according to the layout evaluation function, it is possible to secure empty tracks for use in wiring, and it is possible to prevent the occurrence of unwired tracks.

【図面の簡単な説明】[Brief explanation of the drawing]

第１図は本発明の一実施例を示す流れ図、第２図は第１
図の処理過程を示す説明図、第３図は配置改良の具体例
の対比を示す配置図、第４図はＬＳＩの下地例を示す配
置図、第５図は従来例による迂回配線の例を示す配線図
である。 １１〜１９・・・フローチャートのステップ、２１゜２
Ｂ、２４．３１’、４５・・・ブロック、２２．２５゜
３４・・・空セル、３１．４１・・・ブロック端子、３
３・・・空トラツク、４２・・・ブロック内禁止領域、
４３茅　２　図 第３図 斗　４　図 業　５　図FIG. 1 is a flow chart showing one embodiment of the present invention, and FIG.
3 is a layout diagram showing a comparison of specific examples of layout improvement, FIG. 4 is a layout diagram showing an example of an LSI base, and FIG. 5 is an example of detour wiring according to a conventional example. FIG. 11-19...Flowchart steps, 21゜2
B, 24.31', 45...Block, 22.25°34...Empty cell, 31.41...Block terminal, 3
3...Empty track, 42...Prohibited area within block,
43 Kaya 2 Figure 3 Figure 4 Figure 5 Figure

Claims (1)

【特許請求の範囲】 初期ブロック配置結果情報及び基板情報を入力する第１
の工程と、 改良操作対象となるブロック、又は連続して配置されて
いるブロックの集合を取り出す第２の工程と、 前記第２の工程で取り出されたブロックの集合より基板
中心点からの距離が遠く、かつ空セルを含み、かつ同一
の大きさ・形状となる改良操作相手側ブロックの集合を
取り出す第３の工程と、前記第２と第３の工程で得られ
たｎ組（ｎ≧２）のブロックの集合を互いに交換して配
置評価用関数による改善の有無を判定する第４の工程と
、前記第４の工程で改善がある場合に上記ｎ組（ｎ≧２
）のブロックの集合を交換する第５の工程と、 前記改良操作相手側ブロックの集合となりうるものは全
て第３ないし第５の工程を経たかを判定し経ていない場
合は第３の工程にもどる第６の工程と、 前記改良操作対象となるブロックの集合となりうるもの
は全て第２ないし第５の工程を経たかを判定し経ていな
い場合には第２の工程にもどる第７の工程と、 前記第７の工程までで得られた結果を、配置結果情報と
して編集出力する第８の工程とを含むことを特徴とする
ＬＳＩ設計方法。[Claims] A first step for inputting initial block arrangement result information and board information.
a second step of extracting a block to be subjected to an improvement operation or a set of blocks that are consecutively arranged; A third step of extracting a set of improvement operation partner blocks that are far away, include empty cells, and have the same size and shape, and a set of n sets (n≧2) obtained in the second and third steps. ) to determine whether or not there is an improvement by the placement evaluation function by exchanging sets of blocks of
), and determine whether all possible sets of blocks for the improvement operation have gone through the third to fifth steps, and if they have not gone through, return to the third step. a sixth step; a seventh step in which it is determined whether all of the blocks that can be the target of the improvement operation have gone through the second to fifth steps, and if they have not gone through, the process returns to the second step; An LSI design method, comprising: an eighth step of editing and outputting the results obtained up to the seventh step as placement result information.