JPH0336648A - Electronic computer, tlb device and microprocessor chip - Google Patents
Electronic computer, tlb device and microprocessor chipInfo
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- JPH0336648A JPH0336648A JP1169769A JP16976989A JPH0336648A JP H0336648 A JPH0336648 A JP H0336648A JP 1169769 A JP1169769 A JP 1169769A JP 16976989 A JP16976989 A JP 16976989A JP H0336648 A JPH0336648 A JP H0336648A
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Abstract
Description
【発明の詳細な説明】
［産業上の利用分野］
本発明は電子計算機に係り、特に、Ｔ Ｌ Ｂ装置に関
する。DETAILED DESCRIPTION OF THE INVENTION [Field of Industrial Application] The present invention relates to an electronic computer, and particularly to a TLB device.
［従来の技術］
仮想記憶方式を採用する電子計算機においては、プログ
ラムやデータ（以下、「プログラム等」という。）をメ
モリ装置から読み出す場合、仮想アドレス（論理アドレ
ス）から実アドレス（物理アドレス）に変換する必要が
ある。このアドレス変換は、高速アクセス可能なアドレ
ス変換バッファ（Ｔｒａｎｓｌａｔｉｏｎ Ｌｏｏｋａ
ｓｉｄｅ Ｂｕｆｆｅｒ；Ｔ Ｌ Ｂ装置）に格納しで
あるアドレス変換テーブルを参照して行う。ＴＬＢ装置
は複数のエントリを備え、各エントリ内の夫々に、論理
ページ番号とこれに対応する物理ページ番号とが一対一
に格納され、アドレス変換テーブルが構成されている。[Prior Art] In electronic computers that employ a virtual memory method, when reading programs or data (hereinafter referred to as "programs, etc.") from a memory device, it is necessary to read them from a virtual address (logical address) to a real address (physical address). Need to convert. This address translation is performed using a high-speed accessible address translation buffer (Translation Looka).
This is done by referring to the address translation table stored in the side buffer (TLB device). The TLB device includes a plurality of entries, and each entry stores a logical page number and a corresponding physical page number on a one-to-one basis, thereby forming an address translation table.
このアドレス変換テーブルは恒久的なものではなく、例
えば、プロセッサが直接読み出すメモリ装置のある物理
ページ番号に格納されているプログラム等が補助記憶装
置に書き戻され別のプログラム等が補助記憶装置から読
み出されてメモリ装置の前記物理ページ番号の個所に格
納された場合、論理ページ番号とプログラム等との対応
が変わってくる。従って、斯かるエントリは無効にする
必要がある。特に、複数のプロセッサが１つのメモリ装
置を共用し各プロセッサが夫々固有のＴＬＢ装置を有す
る場合、あるプロセッサの指示でメモリ装置の物理ペー
ジ番号にあるプログラム等が書き換えられたとき、他の
プロセッサのＴＬＢ装置の該当エントリの内容かもとの
ままでは、正しいプログラム等の検索ができなくなり、
不都合（矛盾）が生じることになる。この様な矛盾は、
マルチプロセッサシステムばかりでなく、シングルプロ
セッサシステムでも起こる。This address translation table is not permanent; for example, a program stored in a physical page number of a memory device that is directly read by the processor is written back to the auxiliary storage device, and another program is read from the auxiliary storage device. When the data is output and stored in the location of the physical page number of the memory device, the correspondence between the logical page number and the program etc. changes. Therefore, such entries need to be invalidated. In particular, when multiple processors share one memory device and each processor has its own TLB device, when a program, etc. in the physical page number of the memory device is rewritten by instructions from one processor, another processor's If the contents of the corresponding entry in the TLB device remain unchanged, it will not be possible to search for the correct program, etc.
This will cause inconvenience (contradiction). This kind of contradiction is
This occurs not only in multiprocessor systems but also in single processor systems.
従来のＴＬＢ装置には、論理ページ番号から物理ページ
番号への変換といった本来の機能の他に。In addition to the original function of converting logical page numbers to physical page numbers, conventional TLB devices have the following functions:
論理ページ番号を指定することで該当エントリを無効に
する機能を有するものがある。例えば米モトローラ社の
１チツプマイクロプロセッサＭＣ６８０３０は、ＴＬＢ
装置のエントリを無効化する専用命令を持っている。こ
の専用命令を使用することで、ＴＬＢ装置の全エントリ
を無効化したり。Some devices have a function to invalidate a corresponding entry by specifying a logical page number. For example, Motorola's 1-chip microprocessor MC68030 has TLB
It has a dedicated instruction to invalidate device entries. By using this dedicated instruction, all entries in the TLB device can be invalidated.
指定した論理ページ番号に該当するエントリを無効化す
ることができる。ＴＬＢ装置の各エントリは夫々有効／
無効ビットを持ち、これらをリセットすることで、無効
化が行われる。しかし、この従来技術は、物理論理ペー
ジ番号から無効化するエントリを探すことについては配
慮がされておらず、斯かる場合は後述するようにソフト
ウェアによって該当エントリを探す必要があり、時間が
かかってしまう。Entries corresponding to the specified logical page number can be invalidated. Each entry in the TLB device is valid/
It has invalid bits, and invalidation is performed by resetting these bits. However, this conventional technology does not consider searching for an entry to be invalidated based on the physical logical page number, and in such a case, it is necessary to search for the corresponding entry using software as described later, which is time consuming. Put it away.
無効化するエントリを物理ページ番号で短時間に探し無
効化処理の高速化を図る従来技術として。This is a conventional technique that speeds up the invalidation process by quickly searching for the entry to be invalidated using the physical page number.
例えば、特開昭５７−１８０７１号、特開昭５９−１９
５３９４号、特開昭６０−１２３９４５号公報記載のよ
うに、物理ページ番号から論理ページ番号を検索できる
逆変換′ＦＬＢ装置を設けたものがある。For example, JP-A-57-18071, JP-A-59-19
As described in No. 5394 and Japanese Unexamined Patent Publication No. 60-123945, there are some devices equipped with an inverse conversion 'FLB device that can search a logical page number from a physical page number.
［発明が解決しようとする課題］
メモリ装置から補助記憶装置へのプログラム等の書き戻
しは１通常、物理ページ番号により指定される。エント
リを選択的に無効化する場合、マイクロプロセッサＭＣ
６８０３０では、物理ページ番診による無効化命令を持
たないので、全エントリを専用命令で無効化するか、ソ
フトウェアにより物理ページ番号を論理ページ番号に変
換して無効化するか、あるいは補助記憶装置へ書き戻す
ページを探索するときに論理ページ番号と物理ぺ−ジ番
号との対応を取りながら探索するといった手法が必要と
なり、無効化が不必要なエントリも無効化してしまうと
いう問題や、前述した様に無効化処理に時間がかかると
いう問題がある。[Problems to be Solved by the Invention] Writing back of a program or the like from a memory device to an auxiliary storage device is usually specified by a physical page number. When selectively disabling entries, the microprocessor MC
Since the 68030 does not have an invalidation instruction based on physical page number checking, it is necessary to invalidate all entries using a dedicated instruction, convert the physical page number to a logical page number using software, or invalidate it by converting it to an auxiliary storage device. When searching for a page to write back, it is necessary to search while matching the logical page number with the physical page number, which causes the problem of invalidating entries that do not need to be invalidated, as well as the problem described above. There is a problem that the invalidation process takes a long time.
逆変換ＴＬＢ装置を設ける場合、無効化するエントリの
探索を高速に行うことができる。しかし、この探索のた
めに別にＴＬＢ装置と同等の大きさの逆変換ＴＬＢ装置
を設けるので、ハードウェア規模が大幅に増大してしま
うことになる。これは特に、マルチプロセッサシステム
を採用する電子計算機にとって不利である。When an inverse conversion TLB device is provided, it is possible to search for an entry to be invalidated at high speed. However, since a separate inverse conversion TLB device of the same size as the TLB device is provided for this search, the hardware scale increases significantly. This is particularly disadvantageous for electronic computers employing multiprocessor systems.
マルチプロセッサシステムでは、各プロセッサが異なる
論理ページ番号により同一の物理ページ番号のプログラ
ム等をメモリ装置から読み出す場合があり、そのプログ
ラム等が補助記憶装置に書き戻されたとき、プロセッサ
対応に設けられたＴＬＢ装置間での矛盾を解消する必要
がある。つまり、シングルプロセッサシステムでの無効
化処理と同じ処理を、全ＴＬＢ装置で実行する必要があ
る。従って、１つのプロセッサによって引き起こされた
プログラム等の補助記憶装置への書き戻しが、他のプロ
セッサにも重大な影響を与えることになり、他の処理の
処理速度を低下させることになってしまう。In a multiprocessor system, each processor may read a program with the same physical page number from a memory device using a different logical page number, and when that program is written back to the auxiliary storage device, a It is necessary to resolve conflicts between TLB devices. In other words, it is necessary to perform the same invalidation processing in a single processor system on all TLB devices. Therefore, the writing back of a program or the like to the auxiliary storage device caused by one processor has a serious effect on other processors, resulting in a reduction in the processing speed of other processes.
本発明の目的は、簡単かつ小規模なハードウェアを追加
するだけで、ＴＬＢ装置のエントリを物理ページ番号で
検索し選択的且つ高速に無効化することができ、しかも
、マルチプロセッサシステムに適用した場合でも高速処
理を損なうことのないＴＬＢ装置と、電子計算機と、メ
モリ管理装置及びマイクロプロセッサチップを提供する
ことにある。An object of the present invention is to enable the entry of a TLB device to be searched by physical page number and to be selectively and quickly invalidated by simply adding small-scale hardware, and to be applicable to a multiprocessor system. An object of the present invention is to provide a TLB device, an electronic computer, a memory management device, and a microprocessor chip that do not impair high-speed processing even in the case of high-speed processing.
［課題を解決するための手段］
上記目的は、メモリ装置のプログラム等を書き戻す際の
物理ページ番号を、各エントリ内の物理ページ番号と比
較する比較器と、該比較器が一致の判定をしたときの該
当物理ページ番号を格納したエントリの論理ページ番号
を出力する出力手段とをＴＬＢ装置に設けることで、達
成される。[Means for Solving the Problems] The above object includes a comparator that compares a physical page number when writing back a program, etc. in a memory device with a physical page number in each entry, and a comparator that determines a match. This can be achieved by providing the TLB device with an output means for outputting the logical page number of the entry that stores the corresponding physical page number when the corresponding physical page number is stored.
また上記目的は、メモリ装置のプログラム等を書き戻す
際の物理ページ番号を、各エントリ内の物理ページ番号
と比較する比較器と、該比較器が一致の判定をしたとき
の該当物理ページ番号を格納したエントリを無効化する
手段とをＴＬＢ装置に設けることでも、達成される。The above purpose also includes a comparator that compares the physical page number when writing back a program, etc. in the memory device with the physical page number in each entry, and a comparator that compares the physical page number when the comparator determines a match. This can also be achieved by providing the TLB device with means for invalidating stored entries.
更にまた、上記目的のＴＬＢ装置は、メモリ装置のプロ
グラム等を書き戻す際の物理ページ番号を、各エントリ
内の物理ページ番号と比較する比較器と、該比較器が一
致の判定をしたときに該当エントリの論理ページ番号を
出力するかあるいはこのエントリを無効化するかを選択
する手段とをＴＬＢ装置に設けることでも、達成される
。Furthermore, the TLB device for the above purpose includes a comparator that compares the physical page number when writing back a program, etc. in the memory device with the physical page number in each entry, and a comparator that compares the physical page number in each entry, and This can also be achieved by providing the TLB device with means for selecting whether to output the logical page number of the relevant entry or to invalidate this entry.
更にまた。上記目的は、本発明に係るＴＬＢ装置をメモ
リ管理装置に設けることで、達成される。Yet again. The above object is achieved by providing a TLB device according to the present invention in a memory management device.
この場合、更に好適には、共用できる信号線は共用して
アドレス線に結合する。In this case, more preferably, the signal lines that can be shared are shared and coupled to the address lines.
更にまた、上記目的は１本発明に係るＴＬＢ装置あるい
はメモリ管理装置をマイクロプロセッサチップ上に搭載
することで、達成される。Furthermore, the above object can be achieved by mounting the TLB device or memory management device according to the present invention on a microprocessor chip.
更にまた。上記目的は、電子計算機のプロセッサに本発
明に係るＴＬＢ装置を設けることで、達成される。マル
チプロセッサシステムを採用する電子計算機では、プロ
セッサ対応に設けるＴＬＢ装置を全て本発明に係るＴＬ
Ｂ装置とする。Yet again. The above object is achieved by providing a TLB device according to the present invention in a processor of an electronic computer. In an electronic computer that employs a multiprocessor system, all TLB devices provided for processors are equipped with the TL according to the present invention.
Let's call it B device.
［作用］
比較器は、ＴＬＢ装置の各エントリ内に記憶されている
物理ページ番号と、プログラム等書き戻し時の物理ペー
ジ番号とを比較する。この比較結果が一致したところの
エントリが目的のエントリであるので、両物理ページ番
号が一致するエントリの位置が決定されれば、それを用
いて、物理ページ番号から論理ページ番号への逆変換動
作やそのエントリの無効化処理が可能となる。[Operation] The comparator compares the physical page number stored in each entry of the TLB device with the physical page number at the time of writing back the program, etc. The entry where the comparison results match is the target entry, so once the position of the entry where both physical page numbers match is determined, it is used to perform the reverse conversion operation from the physical page number to the logical page number. It becomes possible to invalidate the entry and its entries.
［実施例］
以下１本発明の好適な実施例を図面を参照して説明する
。[Embodiment] A preferred embodiment of the present invention will be described below with reference to the drawings.
第４図は、マルチプロセッサシステムを採用した仮想記
憶式電子計算機のブロック構成図である。FIG. 4 is a block diagram of a virtual memory electronic computer employing a multiprocessor system.
本実施例の電子計算機は、４つのプロセッサ１ａ〜１ｄ
を備え、各プロセッサ１ａ〜１ｄには夫々信号線１１ａ
〜ｌｉｄを介してメモリ管理装置２ａ〜２ｄが接続され
ている。メモリ管理装置２ａ〜２ｄには夫々信号線１２
ａ〜１２ｄを介してアドレス判定回路３８〜３ｄが接続
されている。各アドレス判定回路３ａ〜３ｄは通信バス
９に接続されると共に、夫々プロセッサが実行する命令
やデータが格納されるメモリ装置４８〜４ｄが接続され
ている。通信バス９には、共有メモリ装置６と、割込分
配装置５と、入出力管理装置７とが接続され、入出力管
理装置には、図示しないキーボード、デイスプレィ装置
等の他に補助記憶装置であるディスク装置８が接続され
ている。入出力管理装置７と割込分配装置５が接続され
、入出力管理装置７からの割込信号がこの割込分配袋ｒ
Ｉｉ５で分配され、信号線（０を介して各プロセッサ１
ａ〜１ｄに供給される様になっている。The electronic computer of this embodiment has four processors 1a to 1d.
The processors 1a to 1d each have a signal line 11a.
Memory management devices 2a to 2d are connected via ~lid. Each of the memory management devices 2a to 2d has a signal line 12.
Address determination circuits 38 to 3d are connected via a to 12d. Each of the address determination circuits 3a to 3d is connected to the communication bus 9, and also connected to memory devices 48 to 4d in which instructions and data to be executed by the processor are stored, respectively. A shared memory device 6, an interrupt distribution device 5, and an input/output management device 7 are connected to the communication bus 9, and the input/output management device includes an auxiliary storage device in addition to a keyboard, display device, etc. (not shown). A certain disk device 8 is connected. The input/output management device 7 and the interrupt distribution device 5 are connected, and the interrupt signal from the input/output management device 7 is transmitted to this interrupt distribution bag r.
Ii5 and each processor 1 via the signal line (0
It is designed to be supplied to a to 1d.
尚１図示する信号線１０は各プロセッサ１８〜１ｄへの
各信号線を一括して表示したものであり、また、信号線
１１ａ〜ｌｌｄ、１２ａ〜１２ｄは。Note that the signal line 10 shown in FIG. 1 is a collective representation of each signal line to each of the processors 18 to 1d, and the signal lines 11a to lld and 12a to 12d.
アドレス線、データ線、制御線等で構成される。It consists of address lines, data lines, control lines, etc.
斯かる構成において１例えばプロセッサ１８がメモリか
らプログラム等を読み出す場合、プロセッサ１８はその
プログラム等の仮想アドレスを信号線１１ａに出力する
。メモリ管理装置２ａはこの仮想アドレスを物理アドレ
スに変換して信号線１２ａに出力する。アドレス判定回
路３ａは、この物理アドレスを判定し、該アドレスがメ
モリ装置４ａを指すのか、それとも共有メモリ装置６を
指すのかを判定し、共有メモリ装置６を指す場合は要求
を通信バス９に要求を出力し、メモリ装置４ａを指す場
合には該メモリ装置４ａに要求を出力する。In such a configuration, when the processor 18 reads a program or the like from the memory, the processor 18 outputs the virtual address of the program or the like to the signal line 11a. The memory management device 2a converts this virtual address into a physical address and outputs it to the signal line 12a. The address determination circuit 3a determines this physical address, determines whether the address points to the memory device 4a or the shared memory device 6, and requests a request to the communication bus 9 if it points to the shared memory device 6. If it points to the memory device 4a, the request is output to the memory device 4a.
第２図は、シングルプロセッサシステムを採用する仮想
記憶式電子計算機の全体構成図である。FIG. 2 is an overall configuration diagram of a virtual memory electronic computer employing a single processor system.
この電子計算機の構成部材のうち第４図で説明した部材
と同一機能を果たすものには同一符号を付す。シングル
プロセッサシステムでは、共有メモリ装置がないのでア
ドレス判定回路は不要であり、また通信バスも不要であ
る。Among the structural members of this computer, those having the same functions as those explained in FIG. 4 are given the same reference numerals. In a single processor system, since there is no shared memory device, there is no need for an address determination circuit, and there is no need for a communication bus.
第３図は、メモリ管理装置の詳細ブロック構成を示す図
である。尚、この例では、第４図のメモリ管理装置２ａ
のみの詳細構成を示しているが、他のメモリ管理装置２
ｂ〜２ｄあるいは第２図のメモリ管理装置２ａも同一構
成である。FIG. 3 is a diagram showing a detailed block configuration of the memory management device. In this example, the memory management device 2a in FIG.
Although the detailed configuration of only the memory management device 2 is shown, other memory management devices 2
The memory management devices b to 2d or the memory management device 2a in FIG. 2 also have the same configuration.
第３図において、メモリ管理装置２ａは、アドレス変換
装置２０ａと、ＴＬＢ装置２１ａと、キャッシュメモリ
２２ａとで構成され、前記信号線１１ａにアドレス変換
装置２０ａが接続され、前記信号線１２ａにキャッシュ
メモリ２２ａが接続され、アドレス変換袋Ｗ ２０ ａ
とキャッシュメモリ２２ａとが信号線２８ａで接続され
、アドレス変換装置２０ａとＴＬＢ装置２１ａとが信号
線２９ａで接続されている。In FIG. 3, the memory management device 2a is composed of an address translation device 20a, a TLB device 21a, and a cache memory 22a, the address translation device 20a is connected to the signal line 11a, and the cache memory is connected to the signal line 12a. 22a is connected and the address conversion bag W 20a
and the cache memory 22a are connected by a signal line 28a, and the address translation device 20a and the TLB device 21a are connected by a signal line 29a.
アドレス変換装置２０ａは、プロセッサ１ａからの論理
アドレスを物理アドレスに変換し該物理アドレスを出力
する。この変換に際し、アドレス変換装置２０ａは、Ｔ
ＬＢ装置２１ａを論理アドレスによって参照し、対応す
るエントリが存在すれば、論理アドレス中のページ内ア
ドレスとエントリに記憶されている物理ページ番号とに
より物理アドレスを構成して出力する。ＴＬＢ装置２１
ａの参照時に、対応するエントリが存在しなかった場合
は、メモリ装置１ｉ４ａ、６内のページテーブルを参照
して物理アドレスを計算して求め、該物理アドレスを出
力すると共にＴＬＢ装ｆｌｉ ２１ ａのエントリに格
納する。The address translation device 20a translates the logical address from the processor 1a into a physical address and outputs the physical address. During this conversion, the address conversion device 20a performs T
The LB device 21a is referred to by the logical address, and if a corresponding entry exists, a physical address is constructed from the in-page address in the logical address and the physical page number stored in the entry and output. TLB device 21
If a corresponding entry does not exist when referring to a, the page table in the memory device 1i4a, 6 is referred to to calculate and obtain the physical address, and the physical address is output and the TLB device fli 21a is Store in entry.
ＴＬＢ装置２１ａは、アドレス変換装置２０ａの要求に
より、エントリに存在する範囲で、論理ページ番号から
物理ページ番号を求める。そして更に、詳細は後述する
様に、物理ページ番号から該物理ページ番号を格納した
エントリを検索し。In response to a request from the address translation device 20a, the TLB device 21a obtains a physical page number from logical page numbers within the range that exists in the entry. Further, as will be described in detail later, an entry storing the physical page number is searched from the physical page number.
該エントリの論理ページ番号を出力したり、該エントリ
を無効化したりする。Outputs the logical page number of the entry or invalidates the entry.
キャッシュメモリ２２ａは、アドレス変換装置２０ａか
らの物理アドレスに対応するデータを持っている場合に
は該データを出力し、持っていない場合には、該物理ア
ドレスでアドレス判定回路３ａに出力する。If the cache memory 22a has data corresponding to the physical address from the address translation device 20a, it outputs the data, and if it does not have the data, it outputs the physical address to the address determination circuit 3a.
第１図は、第１実施例に係るＴＬＢ装置の要部構成図で
ある。ＴＬＢ装置の連想記憶装置２１０ａには複数のエ
ントリが設けられ、各エントリに論理ページ番号とそれ
に対応する物理ページ番号とが格納されている。連想記
憶装置は、第７図に示す様に、キ一部とデータ部の２つ
の記憶領域に分けられており、キ一部に論理ページ番号
が格納され、データ部に物理ページ番号が格納される様
になっている。アドレス変換装置２０ａから論理ページ
番号が入力されると、該論理ページ番号とキ一部に格納
されている全論理ページ番号とが比較され、一致した論
理ページ番号が格納されているエントリのデータ部に格
納されている物理ページ番号が出力される。ＴＬＢ装置
の正変換時には、上述した様に各エントリ内の論理ペー
ジ番号を索引して目的の物理ページ番号を求めるのであ
るが、この正変換動作に必要なハード構成及び連想記憶
装置２１０ａの先頭番地からのアドレスによるキ一部と
データ部の読出／書込機能構成は本発明と関係ないので
省略しである。FIG. 1 is a block diagram of main parts of a TLB device according to a first embodiment. A plurality of entries are provided in the content addressable storage device 210a of the TLB device, and each entry stores a logical page number and a corresponding physical page number. As shown in Figure 7, the associative memory device is divided into two storage areas, a key part and a data part, where logical page numbers are stored in the key part and physical page numbers are stored in the data part. It looks like this. When a logical page number is input from the address translation device 20a, the logical page number is compared with all the logical page numbers stored in the key part, and the data part of the entry in which the matching logical page number is stored is compared. The physical page number stored in is output. During forward conversion of the TLB device, as described above, the logical page number in each entry is indexed to find the target physical page number. The read/write functional configuration of the key part and data part by addresses from 1 to 2 is omitted because it is not related to the present invention.
第８図は連想記憶装置２１０ａの各ＴＬＢエントリの構
成図である。各エントリ内には、論理ページ番号と物理
ページ番号を格納する以外に、該エントリの有効性を示
すＶビットが設けられている。ＴＬＢエントリを無効化
する場合には該当エントリのＶビットに１１０”を書き
込むことで行う。FIG. 8 is a configuration diagram of each TLB entry of the associative memory device 210a. In each entry, in addition to storing a logical page number and a physical page number, a V bit is provided to indicate the validity of the entry. When invalidating a TLB entry, write 110'' to the V bit of the corresponding entry.
また、新たなエントリに論理ページ番号と物理ページ番
号とを書き込むときはこのＶビットを１１１ Ｉ＋にす
る。Furthermore, when writing the logical page number and physical page number to a new entry, this V bit is set to 111 I+.
本実施例では、上記連想記憶装置２１０ａのキ一部側に
、各エントリ対応に比較器２１１ａを接続し、各比較器
２１１ａの比較結果を集計するコーグ２１２ａを設けて
いる。このゴーダ２Ｌ２ａは、比較器のうち一致の判定
をした比較器つまり該比較器が接続されるエントリの位
置を求めるものである。In this embodiment, a comparator 211a is connected to each entry in one side of the associative memory device 210a, and a cog 212a is provided for summing up the comparison results of each comparator 211a. The Gouda 2L2a determines the position of the comparator that has determined a match among the comparators, that is, the position of the entry to which the comparator is connected.
共有メモリ装置６のある物理アドレスに格納されている
プログラム等が書換えられるとき、前述したように物理
ページ番号でそのプログラム等が指定される。その物理
ページ番号を信号線２１９ａから取り込み、各比較器２
１１ａは、この物理ページ番号と、自己が接続されてい
るエントリ内の物理ページ番号とを比較する。連想記憶
装置２１０ａ内に該当する物理ページ番号が格納されて
いる場合には、どれかの比較器２１１ａが一致の判定結
果を出力する。コーグ２１２ａは、この−致の判定結果
を出力した比較器に対応するエントリの位置つまり連想
記憶装置２１０ａのオフセット量を信号線２１７ａに出
力する。これにより、信号線２１９ａから入力した物理
番号に対応する論理ページ番号が該当エントリから信号
線２１６ａに出力され、逆変換が終了する。When a program or the like stored at a certain physical address in the shared memory device 6 is rewritten, the program or the like is specified by the physical page number as described above. The physical page number is fetched from the signal line 219a, and each comparator 2
11a compares this physical page number with the physical page number in the entry to which it is connected. If the corresponding physical page number is stored in the content addressable storage device 210a, one of the comparators 211a outputs a match determination result. The Korg 212a outputs to the signal line 217a the position of the entry corresponding to the comparator that outputs the match determination result, that is, the offset amount of the content addressable memory device 210a. As a result, the logical page number corresponding to the physical number input from the signal line 219a is output from the corresponding entry to the signal line 216a, and the inverse conversion is completed.
尚、このＴＬＢ装置では、正変換動作時には。Note that in this TLB device, during forward conversion operation.
比較器２１１ａやコーグ２１２ａは動作を停止している
。The comparator 211a and the Korg 212a have stopped operating.
第５図は、第２実施例に係るＴＬＢ装置の要部構成図で
ある。前述した第１実施例では各エントリに夫々比較器
を接続したが、本実施例では、１個の比較器で逆変換を
行える様にし、ハード量の削減を図っている。つまり、
連想記憶装置２１０ａのデータ部側に該連想記憶装置を
リニアサーチするカウンタ２１３ａを設け、更に、キ一
部側に１個の比較器２１１ａを設けている。そして、前
述した様に信号＠ ２１９ ａから物理ページ番号が比
較器２１１ａに入力されると、カウンタ２１３ａは先ず
１番目のエントリに格納されている物理ページ番号を信
号線２１８ａから比較器２１１ｄに出力させ、比較器２
１１ａは両物理ページ番号を比較する。比較器２１１ａ
が一致の判定をしなかった場合は、カウンタは次に２番
゛目のエントリに格納されている物理ページ番号を比較
器２１１ａに出力させ、以後ｊ頃に、比較器２１１ａが
一致の判定信号を踵動回路２１４ａに出力するまで。FIG. 5 is a configuration diagram of main parts of a TLB device according to a second embodiment. In the first embodiment described above, a comparator was connected to each entry, but in this embodiment, inverse conversion can be performed with one comparator, thereby reducing the amount of hardware. In other words,
A counter 213a for linearly searching the content addressable memory device 210a is provided on the data side of the content addressable memory device 210a, and a comparator 211a is further provided on the key portion side. Then, as described above, when the physical page number is input to the comparator 211a from the signal @219a, the counter 213a first outputs the physical page number stored in the first entry from the signal line 218a to the comparator 211d. Let comparator 2
11a compares both physical page numbers. Comparator 211a
If the counter does not determine a match, the counter then outputs the physical page number stored in the second entry to the comparator 211a, and thereafter, at around j, the comparator 211a outputs a match determination signal. until it is output to the heel motion circuit 214a.
連想記憶装置の各エントリをリニアサーチする。Linearly search each entry in the content addressable memory.
比較器２１１ａが一致の判定信号を出力すると、駆動回
路２１４ａは該当エントリ内の論理ページ番号を信号線
２１６ａに出力する。When the comparator 211a outputs a match determination signal, the drive circuit 214a outputs the logical page number in the corresponding entry to the signal line 216a.
この第２実施例によれば、連想記憶装置の各エントリを
順にサーチして該当エントリを探すため少し時間がかか
るが、ハード量が少なくて済むという効果がある。According to the second embodiment, it takes some time to sequentially search each entry in the content addressable memory device to find the relevant entry, but it has the advantage that the amount of hardware is small.
第６図は、第３実施例に係るＴＬＢ’Ａ＠の要部構成図
である。従来のＴＬＢ装置は、論理ページ番号の下位数
ビットを索引として、連想記憶装置を複数個に分割する
ことが多い。この第３実施例はこの従来のＴＬＢ装置に
対応する形式のものであり、複数個ある連想記憶装置対
応に夫々比較器２１１ａを設け、更に開動回路２１４ａ
も連想記憶装置２１０ａ対応に設け、各開動回路２↓４
ａの出力を一本の信号線２１６ａに接続している。FIG. 6 is a diagram showing the main part of TLB'A@ according to the third embodiment. Conventional TLB devices often divide an associative memory device into a plurality of pieces using the lower several bits of a logical page number as an index. This third embodiment is of a type corresponding to this conventional TLB device, and is provided with a comparator 211a for each of the plurality of content addressable memory devices, and further includes an opening circuit 214a.
is also provided corresponding to the associative memory device 210a, and each opening circuit 2↓4
The output of signal a is connected to one signal line 216a.
そして、カウンタ２↓３ａは、複数個ある連想記憶装ｆ
ｆ１２１０ａの各エントリを順にサーチするようになっ
ている。この第３実施例の個々の連想記憶装置での動作
は第２実施例と同様であり、本実施例では、１番目の連
想記憶装置のサーチの次に２番目の連想記憶装置をサー
チしという動作を順に繰返し、信号線２１９ａから入力
した物理ページ番号と同一の物理ページ番号を格納した
連想記憶装置と該当エントリを求めるものである。Counter 2↓3a is a plurality of associative memories f
Each entry in f1210a is searched in order. The operation of each associative memory device in this third embodiment is similar to that in the second embodiment, and in this embodiment, the second associative memory device is searched after the first associative memory device is searched. The operations are repeated in order to find the content addressable memory device that stores the same physical page number as the physical page number input from the signal line 219a and the corresponding entry.
尚、」二連した各実施例に係るＴＬＢ装置においては、
物理ページ番号から論理ページ番号を索引する逆変換動
作について説明したが、該当エントリを無効化する場合
には、前述した様に、無効化するエントリを検索したと
きにこのエントリのＶビットをＯ′″にすればよい。無
効化動作しか必要のない場合には、論理ページ番号の出
力用ハードウェアは省略することができる。尚、上記３
つの実施例のいずれを採用するかは、逆変換動作あるい
は無効化動作の速度と、付加すべきハードウェア量との
トレードオツにより選択することになる。In addition, in the TLB device according to each of the two consecutive examples,
We have explained the inverse conversion operation of indexing the logical page number from the physical page number, but in order to invalidate the corresponding entry, as mentioned above, when searching for the entry to be invalidated, set the V bit of this entry to O'''.If only the invalidation operation is required, the hardware for outputting the logical page number can be omitted.
Which of the two embodiments to adopt is selected based on the trade-off between the speed of the inverse conversion operation or invalidation operation and the amount of hardware to be added.
次に、上述した本発明実施例に係るＴＬＢ装置を備える
メモリ管理装置について説明する。Next, a memory management device including the TLB device according to the embodiment of the present invention described above will be described.
第９図は、本発明の第１実施例に係るメモリ管理装置の
構成図である。本実施例では、論理ページ番号入力信号
線と物理ページ番号入力線とを共用化して入力信号＠
２６ ａとし、論理ページ番号出力信号線と物理ページ
番号出力信号線とを共用化して出力信号ｊｓ２５ ａと
している。そして、ＴＬＢ装置２１ａは、制御信号線２
７ａからの制御信号により、正変換動作と逆変換動作あ
るいは無効化動作を切り替えるようになっている。正変
換動作時には、論理ページ番号が入力信号、ＩＲ（アド
レス線）２６ａから入力し、ＴＬＢ装置２１ａはこの論
理ページ番号から該当物理ページ番号を求めて出力し、
開動回路２３ａがこの物理ページ番号を信号線２５ａに
出力する。逆変換時には、物理ページ番号が信号線２６
ａから入力され、ＴＬＢ装置２１ａはこの物理ページ番
号で論理ページ番号を求めて出力し、開動回路２４ａが
この論理ページ番号を信号線２５ａに出力する。FIG. 9 is a configuration diagram of a memory management device according to a first embodiment of the present invention. In this embodiment, the logical page number input signal line and the physical page number input line are shared, and the input signal @
26a, and the logical page number output signal line and the physical page number output signal line are shared to provide an output signal js25a. Then, the TLB device 21a controls the control signal line 2
A control signal from 7a switches between a normal conversion operation, an inverse conversion operation, or an invalidation operation. During a forward conversion operation, a logical page number is input from the input signal IR (address line) 26a, and the TLB device 21a calculates and outputs the corresponding physical page number from this logical page number.
The opening circuit 23a outputs this physical page number to the signal line 25a. During reverse conversion, the physical page number is connected to signal line 26.
The TLB device 21a calculates and outputs a logical page number using this physical page number, and the opening circuit 24a outputs this logical page number to the signal line 25a.
尚、無効化動作しか必要のない装置では、論理ページ番
号出力線と原動回路２４ａが不要となることはいうまで
もない。It goes without saying that in a device that only requires an invalidation operation, the logical page number output line and the driving circuit 24a are unnecessary.
第１０図は、本発明の第２実施例に係るメモリ管理装置
の構成図である。本実施例では、物理ページ番号の入力
線と出力線とを共用化して信号線１９ａとし、論理ペー
ジ番号の入力線と出力線とを共用化して信号線↓８ａと
している。制御信号線２７ａからの制御信号でＴＬＢ装
置２１． ａの動作（正変換動作、逆変換動作、無効化
動作）が指定されると、ＴＬＢ装置２１ａは、正変換動
作時には、信号線１８ａから入力された論理ページ番号
に対応する物理ページ番号を駆動回路２３ａを通じて信
号線１９ａに出力する。逆変換動作時には、信号線１９
ａから入力された物理ページ番号に対応する論理ページ
番号を駆動回路２４ａを通して信号線１８ａに出力する
。無効化動作時には、信号線１９ａから入力された物理
ページ番号と一致する物理ページ番号を格納したエント
リのＶビットを′０″にする。FIG. 10 is a configuration diagram of a memory management device according to a second embodiment of the present invention. In this embodiment, the input line and output line for the physical page number are shared as a signal line 19a, and the input line and output line for the logical page number are shared and used as the signal line ↓8a. A control signal from the control signal line 27a causes the TLB device 21. When operation a (forward conversion operation, reverse conversion operation, invalidation operation) is specified, the TLB device 21a drives the physical page number corresponding to the logical page number input from the signal line 18a during the forward conversion operation. It is output to the signal line 19a through the circuit 23a. During inverse conversion operation, signal line 19
A logical page number corresponding to the physical page number input from a is output to the signal line 18a through the drive circuit 24a. During the invalidation operation, the V bit of the entry storing the physical page number that matches the physical page number input from the signal line 19a is set to '0'.
上述した実施例に係るＴＬＢ装置及びこのＴＬＢ装置を
含むメモリ管理装置は、マイクロプロセッサと同一チッ
プ上に搭載する。特に、信号線の共用化を図って信号線
数を減少させたメモリ管理装置を搭載する場合、その占
有面積や回路設計で有利となる。また、同一チップ上に
プロセッサとメモリ管理装置を搭載することで、該チッ
プを用いて電子計算機システムを構築するとき、プロセ
ッサ対応に本発明実施例に係るＴＬＢ装置が必ず付設さ
れ、逆変換や無効化動作を高速処理できる様になる。ま
た、マルチプロセッサシステムでは、あるプロセッサの
指示で共有メモリ装置上のあるページがディスク装置に
書き戻されたとき、各プロセッサのＴＬＢ装置での該当
エントリを全て自動的に無効化する様に命令体系を組む
ことが可能となり、各ＴＬＢ装置間での矛盾発生を回避
することができる。The TLB device according to the embodiment described above and the memory management device including this TLB device are mounted on the same chip as the microprocessor. In particular, when a memory management device is installed in which the number of signal lines is reduced by sharing signal lines, it is advantageous in terms of the area occupied and circuit design. Furthermore, by mounting a processor and a memory management device on the same chip, when constructing a computer system using this chip, the TLB device according to the embodiment of the present invention is always attached to support the processor, and it is possible to perform inverse conversion and invalidation. It becomes possible to process the conversion operation at high speed. Additionally, in a multiprocessor system, when a certain page on the shared memory device is written back to the disk device under the instruction of a certain processor, the command system is designed to automatically invalidate all corresponding entries in the TLB device of each processor. Therefore, it is possible to avoid conflicts between TLB devices.
［発明の効果］
本発明によれば、ハード量を少し増加させるだけで、物
理ページ番号によるエントリを検索でき、逆変換や該当
エントリの無効化処理を高速にできるという効果がある
。また、正変換、逆変換、無効化の各動作を、命令によ
り選択でき、容易に矛盾解消を図ることができる。[Effects of the Invention] According to the present invention, an entry based on a physical page number can be searched with only a slight increase in the amount of hardware, and reverse conversion and invalidation processing of the corresponding entry can be performed at high speed. In addition, each operation of forward conversion, inverse conversion, and invalidation can be selected by a command, and conflicts can be easily resolved.
第１図は本発明の第１実施例に係るＴＬＢ装置の要部構
成図、第２図はシングルプロセッサシステムによる電子
計算機の構成図、第３図はマルチプロセッサシステムに
よる電子計算機の要部構成図、第４図は第３図に示す電
子計算機の全体構成図、第５図は本発明の第２実施例に
係るＴＬＢ装置の要部構成図、第６図は本発明の第３実
施例に係るＴＬＢ装置の要部構成図、第７図は連想記憶
装置の説明図、第８図は連想記憶装置を構成するＴＬＢ
エントリの説明図、第９図は本発明の一実施例に係るメ
モリ管理装置の接続線説明図、第１Ｏ図は本発明の別実
施例に係るメモリ管理装置の接続線説明図である。
１ａ〜１ｄ・・・プロセッサ、２ａ〜２ｄ・・・メモリ
管理装置、３ａ〜３ｄ・・・アドレス判定回路、４ａ〜
４ｄ・・・メモリ装置、６・・・共有メモリ装置、８・
・・ディスク装置、９・・・通信バス、２０ａ・・・ア
ドレス変換装置、２１ａ・・・ＴＬＢ装置、２２ａ・・
・キャッシュメモリ、２１０ａ・・・連想記憶装置、２
１１ａ・・・比較器、２１２ａ・・・コーグ、２１３ａ
・・・カウンタ。FIG. 1 is a block diagram of main parts of a TLB device according to a first embodiment of the present invention, FIG. 2 is a block diagram of a computer with a single processor system, and FIG. 3 is a block diagram of main parts of a computer with a multiprocessor system. , FIG. 4 is an overall configuration diagram of the electronic computer shown in FIG. 3, FIG. 5 is a configuration diagram of main parts of a TLB device according to a second embodiment of the present invention, and FIG. A configuration diagram of the main parts of such a TLB device, FIG. 7 is an explanatory diagram of an associative memory device, and FIG. 8 is a TLB constituting the associative memory device.
FIG. 9 is an explanatory diagram of connection lines of a memory management device according to an embodiment of the present invention, and FIG. 1O is an explanatory diagram of connection lines of a memory management device according to another embodiment of the present invention. 1a-1d... Processor, 2a-2d... Memory management device, 3a-3d... Address determination circuit, 4a-
4d...Memory device, 6...Shared memory device, 8.
...Disk device, 9...Communication bus, 20a...Address translation device, 21a...TLB device, 22a...
- Cache memory, 210a... content addressable memory device, 2
11a... Comparator, 212a... Korg, 213a
···counter.
Claims (1)
ッサが共用するメモリ装置と、該メモリ装置との間でプ
ログラム等の送受を物理ページ番号で行う補助記憶装置
と、プロセッサ対応に設けられプロセッサの指定するプ
ログラム等の論理ページ番号を物理ページ番号に変換し
前記メモリ装置内の該当する物理ページ番号に格納され
ているプログラム等を索引する複数のエントリを有する
ＴＬＢ装置とを備える電子計算機において、前記メモリ
装置内のプログラム等を前記補助記憶装置に書き戻すと
き当該プログラム等の物理ページ番号と前記ＴＬＢ装置
のエントリ内に格納されている物理ページ番号とを比較
する比較手段と、該比較手段が一致の判定をしたエント
リ内の論理ページ番号を出力する出力手段とを前記各Ｔ
ＬＢ装置内に設けたことを特徴とする電子計算機。 ２、仮想記憶を利用する複数のプロセッサと、各プロセ
ッサが共用するメモリ装置と、該メモリ装置との間でプ
ログラム等の送受を物理ページ番号で行う補助記憶装置
と、プロセッサ対応に設けられプロセッサの指定するプ
ログラム等の論理ページ番号を物理ページ番号に変換し
前記メモリ装置内の該当する物理ページ番号に格納され
ているプログラム等を索引する複数のエントリを有する
ＴＬＢ装置とを備える電子計算機において、前記メモリ
装置内のプログラム等を前記補助記憶装置に書き戻すと
き当該プログラム等の物理ページ番号と前記ＴＬＢ装置
のエントリ内に格納されている物理ページ番号とを比較
する比較手段と、該比較手段が一致の判定をしたエント
リを無効化する手段とを前記各ＴＬＢ装置内に設けたこ
とを特徴とする電子計算機。 ３、仮想記憶を利用する複数のプロセッサと、各プロセ
ッサが共用するメモリ装置と、該メモリ装置との間でプ
ログラム等の送受を物理ページ番号で行う補助記憶装置
と、プロセッサ対応に設けられプロセッサの指定するプ
ログラム等の論理ページ番号を物理ページ番号に変換し
前記メモリ装置内の該当する物理ページ番号に格納され
ているプログラム等を索引する複数のエントリを有する
ＴＬＢ装置とを備える電子計算機において、前記メモリ
装置内のプログラム等を前記補助記憶装置に書き戻すと
き当該プログラム等の物理ページ番号と前記ＴＬＢ装置
のエントリ内に格納されている物理ページ番号とを比較
する比較手段と、該比較手段が一致の判定をしたエント
リ内の論理ページ番号を出力する出力手段と、前記比較
手段が一致の判定をしたエントリを無効化する無効化手
段と、前記出力手段と前記無効化手段とを切替選択する
手段とを前記各ＴＬＢ装置内に設けたことを特徴とする
電子計算機。 ４、仮想記憶を利用するプロセッサと、プロセッサがア
クセスするメモリ装置と、該メモリ装置との間でプログ
ラム等の送受を物理ページ番号で行う補助記憶装置と、
プロセッサの指定するプログラム等の論理ページ番号を
物理ページ番号に変換し前記メモリ装置内の該当する物
理ページ番号に格納されているプログラム等を索引する
複数のエントリを有するＴＬＢ装置とを備える電子計算
機において、前記メモリ装置内のプログラム等を前記補
助記憶装置に書き戻すとき当該プログラム等の物理ペー
ジ番号と前記ＴＬＢ装置のエントリ内に格納されている
物理ページ番号とを比較する比較手段と、該比較手段が
一致の判定をしたエントリ内の論理ページ番号を出力す
る出力手段とを前記各ＴＬＢ装置内に設けたことを特徴
とする電子計算機。 ５、仮想記憶を利用するプロセッサと、プロセッサがア
クセスするメモリ装置と、該メモリ装置との間でプログ
ラム等の送受を物理ページ番号で行う補助記憶装置と、
プロセッサの指定するプログラム等の論理ページ番号を
物理ページ番号に変換し前記メモリ装置内の該当する物
理ページ番号に格納されているプログラム等を索引する
複数のエントリを有するＴＬＢ装置とを備える電子計算
機において、前記メモリ装置内のプログラム等を前記補
助記憶装置に書き戻すとき当該プログラム等の物理ペー
ジ番号と前記ＴＬＢ装置のエントリ内に格納されている
物理ページ番号とを比較する比較手段と、該比較手段が
一致の判定をしたエントリを無効化する手段とを前記各
ＴＬＢ装置内に設けたことを特徴とする電子計算機。 ６、仮想記憶を利用するプロセッサと、プロセッサがア
クセスするメモリ装置と、該メモリ装置との間でプログ
ラム等の送受を物理ページ番号で行う補助記憶装置と、
プロセッサの指定するプログラム等の論理ページ番号を
物理ページ番号に変換し前記メモリ装置内の該当する物
理ページ番号に格納されているプログラム等を索引する
複数のエントリを有するＴＬＢ装置とを備える電子計算
機において、前記メモリ装置内のプログラム等を前記補
助記憶装置に書き戻すとき当該プログラム等の物理ペー
ジ番号と前記ＴＬＢ装置のエントリ内に格納されている
物理ページ番号とを比較する比較手段と、該比較手段が
一致の判定をしたエントリ内の論理ページ番号を出力す
る出力手段と、前記比較手段が一致の判定をしたエント
リを無効化する無効化手段と、前記出力手段と前記無効
化手段とを切替選択する手段とを前記各ＴＬＢ装置内に
設けたことを特徴とする電子計算機。 ７、仮想記憶を利用する電子計算機のメモリ管理装置に
おいて、請求項１乃至請求項６のいずれかに記載のＴＬ
Ｂ装置を備えると共に、論理ページ番号を物理ページ番
号に変換する正変換時での論理ページ番号入力信号線と
物理ページ番号出力信号線、物理ページ番号を論理ペー
ジ番号に変換する逆変換時での物理ページ番号入力信号
線と論理ページ番号出力信号線のうち同時に使用されな
い信号線の共用化を図りまとめてアドレス信号線に結合
する構成としたことを特徴とするメモリ管理装置。 ８、仮想記憶を利用する電子計算機のプロセッサ対応に
設けられるＴＬＢ装置であって、請求項１乃至請求項６
のいずれかに記載されていることを特徴とするＴＬＢ装
置。 ９、仮想記憶を利用する電子計算機を構成するマイクロ
プロセッサチップであって、請求項８記載のＴＬＢ装置
を同一チップに搭載したことを特徴とするマイクロプロ
セッサチップ。 １０、仮想記憶を利用する電子計算機を構成するマイク
ロプロセッサチップであって、請求項７記載のメモリ管
理装置を同一チップに搭載したことを特徴とするマイク
ロプロセッサチップ。[Scope of Claims] 1. A plurality of processors that use virtual memory, a memory device shared by each processor, an auxiliary storage device that sends and receives programs, etc. to and from the memory device using physical page numbers, and a processor. a TLB device which is provided correspondingly and has a plurality of entries for converting a logical page number of a program etc. specified by a processor into a physical page number and indexing a program etc. stored in the corresponding physical page number in the memory device; a comparison means for comparing a physical page number of the program, etc., and a physical page number stored in the entry of the TLB device when writing back the program, etc. in the memory device to the auxiliary storage device; , an output means for outputting a logical page number in the entry for which the comparison means has determined a match;
An electronic computer characterized by being installed in an LB device. 2. A plurality of processors that use virtual memory, a memory device shared by each processor, an auxiliary storage device that sends and receives programs, etc. to and from the memory device using physical page numbers, and a and a TLB device having a plurality of entries for converting a logical page number of a specified program, etc. into a physical page number and indexing a program, etc. stored in the corresponding physical page number in the memory device, A comparing means for comparing a physical page number of the program, etc., when writing back a program, etc. in the memory device to the auxiliary storage device and a physical page number stored in the entry of the TLB device, and the comparing means match. An electronic computer characterized in that each of the TLB devices is provided with means for invalidating an entry for which the determination has been made. 3. A plurality of processors that use virtual memory, a memory device shared by each processor, an auxiliary storage device that sends and receives programs, etc. to and from the memory device using physical page numbers, and a and a TLB device having a plurality of entries for converting a logical page number of a specified program, etc. into a physical page number and indexing a program, etc. stored in the corresponding physical page number in the memory device, A comparing means for comparing a physical page number of the program, etc., when writing back a program, etc. in the memory device to the auxiliary storage device and a physical page number stored in the entry of the TLB device, and the comparing means match. an output means for outputting a logical page number in an entry for which the comparison means has determined a match; an invalidation means for invalidating the entry for which the comparison means has determined a match; and means for switching and selecting between the output means and the invalidation means. and provided in each of the TLB devices. 4. A processor that uses virtual memory, a memory device that the processor accesses, and an auxiliary storage device that sends and receives programs, etc. to and from the memory device using physical page numbers;
In an electronic computer comprising: a TLB device having a plurality of entries for converting a logical page number of a program etc. designated by a processor into a physical page number and indexing a program etc. stored in the corresponding physical page number in the memory device; , a comparison means for comparing a physical page number of the program, etc., and a physical page number stored in an entry of the TLB device when writing the program, etc. in the memory device back to the auxiliary storage device; and the comparison means An electronic computer characterized in that each TLB device is provided with an output means for outputting a logical page number in an entry that has been determined to be a match. 5. A processor that uses virtual memory, a memory device accessed by the processor, and an auxiliary storage device that sends and receives programs, etc. to and from the memory device using physical page numbers;
In an electronic computer comprising: a TLB device having a plurality of entries for converting a logical page number of a program etc. designated by a processor into a physical page number and indexing a program etc. stored in the corresponding physical page number in the memory device; , a comparison means for comparing a physical page number of the program, etc., and a physical page number stored in an entry of the TLB device when writing the program, etc. in the memory device back to the auxiliary storage device; and the comparison means An electronic computer characterized in that each TLB device is provided with means for invalidating an entry for which a match has been determined. 6. A processor that uses virtual memory, a memory device that the processor accesses, and an auxiliary storage device that sends and receives programs, etc. to and from the memory device using physical page numbers;
In an electronic computer comprising: a TLB device having a plurality of entries for converting a logical page number of a program etc. designated by a processor into a physical page number and indexing a program etc. stored in the corresponding physical page number in the memory device; , a comparison means for comparing a physical page number of the program, etc., and a physical page number stored in an entry of the TLB device when writing the program, etc. in the memory device back to the auxiliary storage device; and the comparison means an output means for outputting a logical page number in an entry for which the comparison means has determined a match, an invalidation means for invalidating the entry for which the comparison means has determined a match, and switching selection between the output means and the invalidation means. An electronic computer characterized in that said means is provided in each of said TLB devices. 7. In a memory management device for a computer using virtual memory, the TL according to any one of claims 1 to 6.
A logical page number input signal line and a physical page number output signal line during forward conversion to convert a logical page number to a physical page number, and a logical page number output signal line during reverse conversion to convert a physical page number to a logical page number. A memory management device characterized by having a configuration in which signal lines that are not used simultaneously among a physical page number input signal line and a logical page number output signal line are shared and connected together to an address signal line. 8. A TLB device provided for a processor of an electronic computer using virtual memory, which is provided in claims 1 to 6.
A TLB device characterized by any one of the above. 9. A microprocessor chip constituting an electronic computer using virtual memory, characterized in that the TLB device according to claim 8 is mounted on the same chip. 10. A microprocessor chip constituting an electronic computer using virtual memory, characterized in that the memory management device according to claim 7 is mounted on the same chip.
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP1169769A JPH0336648A (en) | 1989-07-03 | 1989-07-03 | Electronic computer, tlb device and microprocessor chip |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP1169769A JPH0336648A (en) | 1989-07-03 | 1989-07-03 | Electronic computer, tlb device and microprocessor chip |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH0336648A true JPH0336648A (en) | 1991-02-18 |
Family
ID=15892517
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP1169769A Pending JPH0336648A (en) | 1989-07-03 | 1989-07-03 | Electronic computer, tlb device and microprocessor chip |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH0336648A (en) |
Cited By (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP4688717B2 (en) * | 2006-04-12 | 2011-05-25 | 株式会社フジクラ | Lighting device |
| JP2015084260A (en) * | 2004-07-30 | 2015-04-30 | インテル コーポレイション | Processor and system |
| JP2016535883A (en) * | 2013-10-04 | 2016-11-17 | クアルコム，インコーポレイテッド | Look-aside buffer coherency for multi-core heterogeneous system transformations |
-
1989
- 1989-07-03 JP JP1169769A patent/JPH0336648A/en active Pending
Cited By (9)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2015084260A (en) * | 2004-07-30 | 2015-04-30 | インテル コーポレイション | Processor and system |
| JP2016192241A (en) * | 2004-07-30 | 2016-11-10 | インテル コーポレイション | Processor and system |
| US9507730B2 (en) | 2004-07-30 | 2016-11-29 | Intel Corporation | Maintaining processor resources during architectural events |
| US9996475B2 (en) | 2004-07-30 | 2018-06-12 | Intel Corporation | Maintaining processor resources during architectural events |
| JP2019050027A (en) * | 2004-07-30 | 2019-03-28 | インテル コーポレイション | Processor |
| US10303620B2 (en) | 2004-07-30 | 2019-05-28 | Intel Corporation | Maintaining processor resources during architectural events |
| US10740249B2 (en) | 2004-07-30 | 2020-08-11 | Intel Corporation | Maintaining processor resources during architectural events |
| JP4688717B2 (en) * | 2006-04-12 | 2011-05-25 | 株式会社フジクラ | Lighting device |
| JP2016535883A (en) * | 2013-10-04 | 2016-11-17 | クアルコム，インコーポレイテッド | Look-aside buffer coherency for multi-core heterogeneous system transformations |
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