JPS6118348B2 - - Google Patents
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- JPS6118348B2 JPS6118348B2 JP49042538A JP4253874A JPS6118348B2 JP S6118348 B2 JPS6118348 B2 JP S6118348B2 JP 49042538 A JP49042538 A JP 49042538A JP 4253874 A JP4253874 A JP 4253874A JP S6118348 B2 JPS6118348 B2 JP S6118348B2
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- Japan
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- oxide film
- silicon oxide
- glass layer
- forming
- thin silicon
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Landscapes
- Electrodes Of Semiconductors (AREA)
Description
【発明の詳細な説明】
この発明はトランジスタなど拡散領域を含む素
子を有する半導体装置の製造方法に関する。
子を有する半導体装置の製造方法に関する。
シリコン半導体にて構成された半導体装置の製
造方法において従来の拡散技術では熱拡散工程の
前に、その前の工程で形成されている薄いシリコ
ン酸化膜全て除去するか、高濃度不純物ガラス層
を利用して拡散するかのいずれかが行なわれてい
た。後者は前者に比べ気相成長技術を伴なうので
技術的困難さが大きい。そこで一般には前者が用
いられている。しかし多結晶シリコンを配線とし
て使用する最近の技術、例えばシリコンゲートの
絶縁ゲート型電界効果トランジスタにおいて多結
晶シリコンゲートを予め形成した後にソース、ド
レイン領域をそれぞれ拡散形成すればシリコンゲ
ートをマスタとすることができ、マスク合せの工
程が省略でき、高密度に素子を形成できる。しか
しそのソース、ドレイン拡散の前に行なう、酸化
膜除去の際に形成した多結晶シリコンの周縁部の
下側が、いわゆるアンダーエツチングを受け、こ
れが重要な問題になつている。このことを第１図
について説明すると、第１図Ａに示すようにシリ
コン半導体基板１上にシリコン酸化膜２が設けら
れ、その一部は選択的に除去され、その除去され
た部分に薄いシリコン酸化膜３が形成される。更
に全面に結晶シリコン層を成長させ、その一部を
選択的に残して配線４及び電極５とする。この後
に第１図Ｂに示すように多結晶シリコン層５をマ
スクとして薄い酸化膜３を除去するように酸化膜
エツチングを行なつてソース領域６及びドレイン
領域７のための開口を形成する。この際ゲート電
極５の周縁の下もエツチングされてアンダーエツ
チング領域１０が形成され、また厚い酸化膜２も
薄くエツチングされて配線４の下の一部にアンダ
ーエツチング領域１０が生じる。次に不純物拡散
を行なつてソース領域６、ドレイン領域７が形成
され、同時に不純物の拡散が行なわれた多結晶シ
リコン配線４及び電極５が形成される。その後不
純物ガラス層を徐去して第１図Ｃに示すように気
相成長シリコン酸化膜８を成長させ、これに対し
てコンタクト孔を開口した後、アルミニウムを蒸
着して配線９を形成して完成する。このような製
造方法ではソース、ドレインの拡散にシリコンゲ
ート５をマスクとするため、そのゲート５と、ソ
ース領域６及びドレイン領域７との相互位置が正
確に設計通りになる利益がある。しかしアンダー
エツチング部１０はシリコン酸化膜が存在しない
ため多結晶シリコン５と、ソース領域６及びドレ
イン領域７との電気的短絡が生じやすくなる。
造方法において従来の拡散技術では熱拡散工程の
前に、その前の工程で形成されている薄いシリコ
ン酸化膜全て除去するか、高濃度不純物ガラス層
を利用して拡散するかのいずれかが行なわれてい
た。後者は前者に比べ気相成長技術を伴なうので
技術的困難さが大きい。そこで一般には前者が用
いられている。しかし多結晶シリコンを配線とし
て使用する最近の技術、例えばシリコンゲートの
絶縁ゲート型電界効果トランジスタにおいて多結
晶シリコンゲートを予め形成した後にソース、ド
レイン領域をそれぞれ拡散形成すればシリコンゲ
ートをマスタとすることができ、マスク合せの工
程が省略でき、高密度に素子を形成できる。しか
しそのソース、ドレイン拡散の前に行なう、酸化
膜除去の際に形成した多結晶シリコンの周縁部の
下側が、いわゆるアンダーエツチングを受け、こ
れが重要な問題になつている。このことを第１図
について説明すると、第１図Ａに示すようにシリ
コン半導体基板１上にシリコン酸化膜２が設けら
れ、その一部は選択的に除去され、その除去され
た部分に薄いシリコン酸化膜３が形成される。更
に全面に結晶シリコン層を成長させ、その一部を
選択的に残して配線４及び電極５とする。この後
に第１図Ｂに示すように多結晶シリコン層５をマ
スクとして薄い酸化膜３を除去するように酸化膜
エツチングを行なつてソース領域６及びドレイン
領域７のための開口を形成する。この際ゲート電
極５の周縁の下もエツチングされてアンダーエツ
チング領域１０が形成され、また厚い酸化膜２も
薄くエツチングされて配線４の下の一部にアンダ
ーエツチング領域１０が生じる。次に不純物拡散
を行なつてソース領域６、ドレイン領域７が形成
され、同時に不純物の拡散が行なわれた多結晶シ
リコン配線４及び電極５が形成される。その後不
純物ガラス層を徐去して第１図Ｃに示すように気
相成長シリコン酸化膜８を成長させ、これに対し
てコンタクト孔を開口した後、アルミニウムを蒸
着して配線９を形成して完成する。このような製
造方法ではソース、ドレインの拡散にシリコンゲ
ート５をマスクとするため、そのゲート５と、ソ
ース領域６及びドレイン領域７との相互位置が正
確に設計通りになる利益がある。しかしアンダー
エツチング部１０はシリコン酸化膜が存在しない
ため多結晶シリコン５と、ソース領域６及びドレ
イン領域７との電気的短絡が生じやすくなる。
この発明は上述の点に鑑み、半導体基板上に形
成された薄いシリコン酸化膜を除去することなく
その薄いシリコン酸化膜をガラス層に変換し、そ
のガラス層を通して半導体基板に拡散領域を形成
する。このようにして上記薄いシリコン酸化膜上
にシリコン電極が形成されている場合に、これを
マスクとして不純物拡散を行なうことができ、し
かも薄いシリコン酸化膜を除去しないため、アン
ダーエツチング部分による不良は発生することが
なく、歩留りが高いものになる。
成された薄いシリコン酸化膜を除去することなく
その薄いシリコン酸化膜をガラス層に変換し、そ
のガラス層を通して半導体基板に拡散領域を形成
する。このようにして上記薄いシリコン酸化膜上
にシリコン電極が形成されている場合に、これを
マスクとして不純物拡散を行なうことができ、し
かも薄いシリコン酸化膜を除去しないため、アン
ダーエツチング部分による不良は発生することが
なく、歩留りが高いものになる。
次に第２図を参照してこの発明による半導体装
置の製造方法の一例を、第１図に示した従来のも
のと対応するものに適用した場合につき説明す
る。第１図Ａについて説明したシリコン配線４、
電極５の形成までは従来と同様である。このシリ
コン配線、電極の形成後、この発明においては薄
いシリコン酸化膜３を除去することなく、直ちに
高温で不純物拡散（例えば、Ｎ型であればリン、
Ｐ型であればボロン）を行なう。なおソース領域
及びドレイン領域の抵抗を小さくするためには薄
いシリコン酸化膜３の膜厚は2000Å以下が好まし
い。
置の製造方法の一例を、第１図に示した従来のも
のと対応するものに適用した場合につき説明す
る。第１図Ａについて説明したシリコン配線４、
電極５の形成までは従来と同様である。このシリ
コン配線、電極の形成後、この発明においては薄
いシリコン酸化膜３を除去することなく、直ちに
高温で不純物拡散（例えば、Ｎ型であればリン、
Ｐ型であればボロン）を行なう。なおソース領域
及びドレイン領域の抵抗を小さくするためには薄
いシリコン酸化膜３の膜厚は2000Å以下が好まし
い。
上記不純物拡散の温度を900℃以上にすること
により、第２図Ａに示すように薄いシリコン酸化
膜３は２時間以内にガラス層（リンの場合はリン
シリケートガラス：PSG、ボロンの場合はボロン
シリケートガラス：BSG）１１に変換され、その
ガラス層１１を通つて不純物はシリコン半導体基
板１へ拡散され、ソース領域６、ドレイン領域７
がシリコンゲート５をマスクとして形成される。
なお、ソース、ドレイン領域上のガラス層は不純
物がシリコン酸化膜中に導入することにより形成
され、多結晶ゲート電極５の上表面および側面に
は熱処理雰囲気中に含まれる酸素の影響でガラス
層が形成される。この時にできる不純物ガラス層
１１を除去せず次に熱酸化又は気相成長法でシリ
コン酸化膜８を第２図Ｂに示すように全面に形成
し、更にコンタクト孔を開口し、次にアルミ配線
９を行なつてトランジスタが構成される。
により、第２図Ａに示すように薄いシリコン酸化
膜３は２時間以内にガラス層（リンの場合はリン
シリケートガラス：PSG、ボロンの場合はボロン
シリケートガラス：BSG）１１に変換され、その
ガラス層１１を通つて不純物はシリコン半導体基
板１へ拡散され、ソース領域６、ドレイン領域７
がシリコンゲート５をマスクとして形成される。
なお、ソース、ドレイン領域上のガラス層は不純
物がシリコン酸化膜中に導入することにより形成
され、多結晶ゲート電極５の上表面および側面に
は熱処理雰囲気中に含まれる酸素の影響でガラス
層が形成される。この時にできる不純物ガラス層
１１を除去せず次に熱酸化又は気相成長法でシリ
コン酸化膜８を第２図Ｂに示すように全面に形成
し、更にコンタクト孔を開口し、次にアルミ配線
９を行なつてトランジスタが構成される。
上述は本発明製造方法によれば、薄いシリコン
酸化膜３をエツチングしないためアンダーエツチ
ング部分１０は全く生じないばかりか密なガラス
層１１にゲート電極５が囲まれ、ピンボールなど
による配線やソース、ドレイン領域との電気的短
絡は全く生じない、よつて歩留りのよいものとな
る。上述においては薄いシリコン酸化膜３をガラ
ス質へ変換する工程と、そのガラス質を通して不
純物拡散を行なう工程は連続しているがそれぞれ
の工程を明確に分離してもよい。
酸化膜３をエツチングしないためアンダーエツチ
ング部分１０は全く生じないばかりか密なガラス
層１１にゲート電極５が囲まれ、ピンボールなど
による配線やソース、ドレイン領域との電気的短
絡は全く生じない、よつて歩留りのよいものとな
る。上述においては薄いシリコン酸化膜３をガラ
ス質へ変換する工程と、そのガラス質を通して不
純物拡散を行なう工程は連続しているがそれぞれ
の工程を明確に分離してもよい。
第１図は従来の製造方法の一例を断面図、第２
図はこの発明による製造方法の一例を示す断面図
である。 １…シリコン半導体基板、３…薄いシリコン酸
化膜、６，７…拡散領域としてのソース、ドレイ
ン領域、１１…不純物ガラス層。
図はこの発明による製造方法の一例を示す断面図
である。 １…シリコン半導体基板、３…薄いシリコン酸
化膜、６，７…拡散領域としてのソース、ドレイ
ン領域、１１…不純物ガラス層。
Claims (1)
- １ 半導体基板上に薄いシリコン酸化膜を形成す
る工程と、該薄いシリコン酸化膜上の一部に多結
晶シリコンゲート電極を形成する工程と、前記薄
いシリコン酸化膜を除去することなく熱処理雰囲
気中で不純物を拡散することによつて、該熱処理
中に前記多結晶シリコンゲート電極の上表面およ
び側面にガラス層を形成し、かつ該ゲート電極直
下以外の薄いシリコン酸化膜をガラス層に変換す
るとともにこのガラス層を通して前記半導体基板
に不純物を導入しソースおよびドレイン領域を形
成する工程と、前記工程によつて形成されたガラ
ス層を除去することなくその上にシリコン酸化膜
を形成する工程と、前記ソースおよびドレイン領
域上に開口を形成して夫々の電極配線を接続する
工程とを含むことを特徴とする半導体装置の製造
方法。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP49042538A JPS6118348B2 (ja) | 1974-04-15 | 1974-04-15 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP49042538A JPS6118348B2 (ja) | 1974-04-15 | 1974-04-15 |
Related Child Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP15565382A Division JPS58121677A (ja) | 1982-09-06 | 1982-09-06 | 半導体装置 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS50134777A JPS50134777A (ja) | 1975-10-25 |
| JPS6118348B2 true JPS6118348B2 (ja) | 1986-05-12 |
Family
ID=12638835
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP49042538A Expired JPS6118348B2 (ja) | 1974-04-15 | 1974-04-15 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS6118348B2 (ja) |
Families Citing this family (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS53148983A (en) * | 1977-06-01 | 1978-12-26 | Oki Electric Ind Co Ltd | Manufacture of semiconductor device |
| JPS5511307A (en) * | 1978-07-10 | 1980-01-26 | Oki Electric Ind Co Ltd | Method of manufacturing semiconductor integrated circuit |
Citations (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS4839177A (ja) * | 1971-09-22 | 1973-06-08 | ||
| JPS4958790A (ja) * | 1972-10-04 | 1974-06-07 |
-
1974
- 1974-04-15 JP JP49042538A patent/JPS6118348B2/ja not_active Expired
Patent Citations (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS4839177A (ja) * | 1971-09-22 | 1973-06-08 | ||
| JPS4958790A (ja) * | 1972-10-04 | 1974-06-07 |
Also Published As
| Publication number | Publication date |
|---|---|
| JPS50134777A (ja) | 1975-10-25 |
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