JPH0333940A

JPH0333940A - 評価用マイクロプロセッサ

Info

Publication number: JPH0333940A
Application number: JP1169476A
Authority: JP
Inventors: Satoshi Ikei; 池井　聡
Original assignee: NEC Corp
Current assignee: NEC Corp
Priority date: 1989-06-29
Filing date: 1989-06-29
Publication date: 1991-02-14

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】〔産業上の利用分野〕本発明は、評価用マイクロプロセッサに関し、特にパイ
プラインアーキテクチャを備えた評価用マイクロプロセ
ッサの実行トレースデータの補正手段に関する。

〔従来の技術〕

一般に、評価用マイクロプロセッサは、評価対象とする
マイクロプロセッサと全く同等の動作をし、その上デバ
イス内部の各種制御信号および動作ステータスをデバイ
ス外部に出力するデバッグ用機能を備えている。従って
、この様な評価用マイクロプロセッサをターゲットシス
テム上で動作させ、そのデバッグ機能を監視する事によ
り、デバイス内部の動作を掌握する事ができ、デバイス
の実行動作過程等を容易に解析する事が可能となる。

この種の評価用マイクロプロセッサは、実際にはターゲ
ットシステムに直結組込まれてｆ受用される訳ではなく
、通常インサーキットエミュレータと呼ばれるマイクロ
プロセッサ開発支援装置において使用される。このイン
サーキットエミュレータは、基本的にはこの評価用マイ
クロブロセ・ンサと、評価用プログラム（ターゲットシ
ステム上で動作するプログラム）を記憶し評価用マイク
ロプロセッサにより実行される事を可能とするプログラ
ム記憶装置と、予め指定したプロセッサの特定条件によ
りマイクロプロセッサの実行を停止するブレーク回路と
、プロセッサの実行過程を記憶しておくトレース装置と
を備えている。

つまり、評価用マイクロプロセッサはインサーキットエ
ミュレータ内で評価用プログラムの実行を行い、ターゲ
ットシステムとの直接のインタフェースはプローブと呼
ばれるケーブルを介して行なわれる。ターゲットシステ
ム上の本来評価対象とするマイクロプロセッサが組み込
まれる場所に、このプローブを接続する訳である。

この様なインサーキットエミュレータを用いて評価用プ
ログラムの実行を行い、同時に評価用マイクロプロセッ
サの実際のバスの動作（バスサイクル）および前述のデ
パック機能（情報）を１ヘレースする事により、評価用
プログラムの実行過程を検証する事ができる。

このトレース装置を用いた評価用プロゲラ１１の検証方
法には、次の２つの方法がある。

第１の方法は、ある指定されたポイントから評価用マイ
クロプロセッサの実行を開々ｈし、指定された特定ポイ
ン１〜で実行を停止する。すなわち、割り込み等を用い
て待機状態とする。この時トレース装置には、プロセッ
サのスタートからストップまでのバスサイクル及びデパ
ック情報が記憶されており、これらを参照する事により
、プログラムの検証を行う方法である。

第２の方法は、基本的には評価用プロセッサの実行を停
止せず、指定された特定条件に一致する区間又はポイン
トのみをトレースする方法である。

第１の方法では、プログラムのマクロ的な流れを検証す
る場合に都合が良い。しかし、トレース装置の記憶容量
は、一般に２に〜４にステップと有限であるため、長い
プログラムの検証では、何回かに分割して検証を行う必
要がある。従って、プログラムの初期論理検証に有用で
あり、割り込み等を多用したリアルタイム系（プロセッ
サの停止は好ましくない）のプログラム検証には不向き
である。

一方、第２の方法では、特定区間またはポイントのみを
トレースする事により、トレース装置の記憶容量に大き
く制限を受ける事なくプログラムの検証が可能となり、
またプロセッサを停止する事なくトレース内容を検証で
きる。すなわち、バックグラウンドでプロセッサを動作
させたまま、トレース装置の記憶内容のみを参照すれば
よく、従ってリアルタイムシステム系のプログラム検証
に有用である。しかし、特定区間またはポイントのみの
トレースであるため、評価用プログラム全体の検証には
適さない。

この様に第１の方法、第２の方法とも長所・短所を持つ
ため、通常インサーキットエミュレータでは双方の機能
を備えている。

次に、トレース装置に記憶されたデータは、前述した様
に評価用マイクロプロセッサのバスサイクルおよびデパ
ック用情報であり、基本的にはこれらのトレース結果デ
ータを表示装置等を用いてそのまま表示したり、逆アセ
ンブルして、二−モニック形式で表示してやればよい。

この様にして表示されたバスサイクルデータは、評価用
マイクロプロセッサの実際のバス動作そのものを示して
いる。

この様なトレース結果データの表示方法は、命令フェッ
チキュー等を持たない、またパイプライン動作を行なわ
ない比較的低位マイクロプロセッサのプログラム検証に
利用されている。つまり、通常命令コードの最初の実行
に同期して出力されるＭ１信号（デバッグ情報〉をコー
ドフェッチ時にフェッチデータと共に記憶しておく事に
より、このＭ１信号を目印にトレース結果データに対し
逆アセンブル処理を施してやればよい。なお、命令フェ
ッチキュー等を持たす、パイプライン動作を行なわない
マイクロプロセッサにおいては、バスの動作そのものが
実行ユニットの動作に同期している。

一方、命令フェッチキューを持ちパイプラインアーキテ
クチャを採用している高位マイクロプロセッサにおいて
は、前述の様な評価用マイクロプロセッサの実際のバス
動作をそのまま表示したり、逆アセンブル表示してもプ
ログラムの検証を実現できない。

それは次に示す様な不具合が生じるためである。

（１）分岐命令１割込み等を実行し、プログラムの流れ
が変わる場合、命令キューにプリフェッチされた命令コ
ードは実行されず捨てられてしまう。ところが、評価用
マイクロプロセッサの実際のバス動作のみトレース及び
表示している限り、捨てられた命令についても実行され
た様に見えてしまう。

（２）前述した様にＭ１信号を目印にトレース結果デー
タに対し逆アセンブル表示を行うが、記憶装置から命令
キューへのＭ１信号が出力された命令コードのフェッチ
バスサイクルが、命令コードの最初に該当する事を示し
ている訳ではない。何故ならば、この時のＭｌ信号は、
既に命令キューにプリフェッチされている命令コードの
最初の実行に同期して出力される信号であり、このＭ１
信号と命令コードのフェッチ・バスサイクルに何ら関連
性はない。従って、Ｍ１信号を目印に単純に逆アセンブ
ルする事はできない。

（３〉命令の処理（命令デコード及びそれに伴う演算処
理、レジスタトランスファ等）を行う実行ユニットと、
記憶装置に対するデータアクセス処理等を行うバス・コ
ントロールユニット（ＢＣＵ）が完全にパイプライン動
作を行う様な高位マイクロプロセッサにおいては、ＣＰ
Ｕ部で処理されてＢＣＵに受は渡されたデータアクセス
動作と、そのアクセス動作を引起した命令との関連性が
評価用マイクロプロセッサの実際のバス動作のみをトレ
ース及び表示している限り解らない。

例えば、ＣＰＵである命令処理を行った結果、記憶装置
にレジスタＡのデータを書込む場合、ＣＰＵはＢ　ＣＬ
Ｊに対しデータのストア要求を出し、ＢＣＵにストアデ
ータを受は渡す（ＢＣＵ内のライトバッファにレジスタ
Ａのデータを書込む〉と同時に次の命令処理を開始する
。一方、ＢＣＵではストアデータを適当なタイミングで
記憶装置に書込む。なお、記憶装置からのデータ・ロー
ドに関しては、ロードデータがＣＰＵ部に受渡されない
限り、ＣＰＵ部は次の命令処理を開始しないため、ＢＣ
ＵとＣＰＵの動作は同期関係を保っている。

この様なパイプラインアーキテクチャを備えたマイクロ
プロセッサに対し、デバイスの動作レベルではなくプロ
グラム実行の流れを検証する為にはトレース装置に記憶
された評価用マイクロプロセッサの実際のバス動作とデ
パック情報に対し、ソフトウェアを用いて実行されたプ
ログラムに関してのみの解りやすい形にアレンジして表
示する必要がある。

具体的には以下に示す様なソフトウェアによる操作が必
要となる。

１）命令キューにプリフェッチされて、かつ実行されな
かったフェッチデータは削除し表示しない２〉バスサイクルのトレース結果データに対し、命令コ
ードの最初を示すフェッチサイクル（Ｍｌサイクル）を
対応づける。又、対応づけられたＭ１サイクルに基づき
逆アセンブルを行い二−モニツク表示をする。

３）記憶装置に対するデータリード・ライトアクセスフ
レームをその原因となった命令（２）で示す二−モニツ
ク表示）に対応づける。

以上の様なソフトウェア操作を実現する為に一般には次
のキュートラッキングという手法が用いられている。

キュートラッキングは、キューにプリフェッチされてい
て、かつ未実行状態の命令数（キューの深さ−キューデ
プス）を常にトレース装置に記憶させておき、このキュ
ーデプスを用いてソフＩ・ウェア操作を行なう手法であ
る。

キューデプスの生成に関しては、通常評価用マイクロプ
ロセッサからデパック情報とし、キューに対してＮ個の
命令を書込んだ事を示す信号（キエーライト信号）と、
キューからに個の命令を読出した事を示す信号（キュー
リード信号）およびキューに貯えられている命令をすべ
て捨てる事を示す信号（キューフラッシュ信号）等が出
力されている為、これらの信号を用いてカウンタ（外部
回路で作成する〉のアップカウント、ダウンカウンｌ−
、クリアを行う事により実現している。

次に、前述した３段階１）・〜３）のソフトウェア操作
に関し、従来技術のキュー１〜ラツキングによる具体的
な方法を以下に示す。

■分岐命令１割込み実行等により、プログラムの流れが
変った時の、分岐先の最初の命令コードフェッチ時に、
キューフラッシュされる直前のキューデプスをトレース
装置に出力し、このフェッチバスサイクル（分岐バスサ
イクル〉の記憶と同時にキューデプスの値を記憶してお
く。従ってトレース結果データに対し、分岐バス・サイ
クルをサーチしその時のキューデプスを参照する事によ
り、実行されずにキューから捨てられた命令数を得る事
ができ、トレース結果データから、そのフェッチバスサ
イクルを削除する。

■Ｍ１信号が出力された時のキューデプスをトレース装
置に出力し記憶しておく。従って、トレース結果データ
に対し、Ｍ１信号をサーチし、その時のキューデプスを
参照する事により、命令キューにプリフェッチされ実行
される命令コードの最初のオペコードと、トレース装置
に記憶されているそのオペコードのフェッチバスサイク
ルを対応づける。Ｍ１信号が出力された時のキューデプ
ス分前に発生したフェッチバスサイクルが、命令の第１
コードフエツチサイクルとなる。

■記憶装置に対するデータリード・ライトアクセスフレ
ームに関しては、データリードアクセス・データライト
アクセスを別々の手法により、その原因となった命令に
対応づける。

データリードアクセスは、データリードバスサイクル発
生時のキューデプスをトレース装置に記憶しておく。従
って、トレース結果データに対しデータリードバスサイ
クルをサーチし、その時のキューデプスを参照する事に
より、そのデータリードバスサイクルの原因となった命
令を対応づける。データリードバスサイクルが示すキュ
ーデプス分前に、発生したフェッチバスサイクルが、原
因となった命令コードセットを示す。

データライトアクセスは、前述した様にＣＰＵの動作と
ＢＣＵの動作に関連性を持たない為、このデータライト
アクセス時のキユ−デプスは意味を持たない。従って、
トレース結果データのデータライトバスサイクルと、こ
の原因となった命令との対応付けは次の様にして行う。

（ａ）ＣＰＵ部からＢＣＵ内のライトバッファに対する
ストアデータ書込みサイクル（デパック情報として評価
用マイクロクプロセッサから出力されている）をトレー
ス装置に出力し、記憶しておき、その時のキューデプス
の値も同様に記憶しておく。

（ｂ）トレース結果データに対し、（ａ）の書込みサイ
クルをサーチすると同時に、その後最初に発生したデー
タライトバスサイクルをサーチして対応づける。

（ｃ）前述（ａ）の書込みサイクル時のキューデプスを
参照する事により、その書込みサイクルの原因となった
命令を対応づける。書込みサイクルが示すキューデプス
分前に発生したフェッチバスサイクルが原因となった命
令コードセットを示す。

（ｄ）前述（ｃ）の書込みサイクルとその原因となった
命令の対応づけと、（ｂ）でのデータライトバスサイク
ルと書込みサイクルの対応づけ双方を利用してデータラ
イトバスサイクルとその原因となった命令を対応づける
。

以上示した様に、命令フェッチキューを持ちパイプライ
ンアーキテクチャを採用している高位マイクロプロセッ
サのプログラム検証においては、ソフトウェアを用いた
トレース結果データのアレンジメントが必要不可欠なも
のとなっている。

〔発明が解決しようとする問題点〕

このように命令フェッチキューを持ちパイプラインアー
キテクチャを採用している高位マイクロプロセッサの、
プログラム実行の流れを検証する場合において、従来の
記憶装置に対するデータライＩ・バスサイクルとその原
因となった命令との対応付けに関するソフトウェア操作
では、ＣＰＵ部からＢＣＵ内のライトバッファに対する
ストアデータ書込みサイクル及びその時のキューデプス
をトレース装置に記憶しなければならない。ところが、
この書込みサイクルに関するトレース情報は、パイプラ
イン動作を行うプロセッサのバスサイクルの補正に必要
なデータであり、プログラム評価者には直接的には必要
のないものである。従って、プログラム評価者が利用で
きるトレース容量（深さ）が見かけ上減少してしまうと
いう欠点がる。

データライトバスサイクルに対し必らず１対のプログラ
ム評価者にとって不要な書込みサイクルが存在するので
、データ転送等を多用するプログラムにおいては、この
不要トレース情報が無視できない。

また、この書込みサイクル自体をトレース装置に記憶し
なければならない為、トレース容量〈幅〉を増やさなけ
ればならない。一般に、この書込みサイクルを示す情報
は、評価用マイクロプロセッサのデパック用情報として
５〜６本のステータス端子を用いてデバイス外部に出力
されている。従って、これらの端子を余分にトレースし
なければならないという欠点がある。

一方、ＢＣＵ内にライトバッファをキュー形式で２段も
つマイクロプロセッサにおいて、従来の技術で述べた指
定された、評価用マイクロプロセッサの特定条件に一致
する区間のみのトレースを行った場合、従来のデータラ
イトバスサイクルとその原因となった命令との対応付け
に関するソフトウェアアレンジメントでは、対応付けが
著じるしく困難な烏合があり問題となる。

例えば、評価用マイクロプロセッサにおいて、第６図（
ａ）に示す様なバスサイクルが発生し、同時にトレース
装置に第６図（ｂ）に示す様な区間のみ、バスサイクル
が記憶された場合このトレース情報だけでは、データラ
イトバスサイクルｊ　１６ｍは、ＢＣＵライトバッファ
書込みサイクル上３４．に対応する様に判断してしまう
。

ところが実際には、第６図（ａ）に示す様に、デ−タラ
イトバスサイクルｔｔ６は、ＢＣＵライトバッファ書込
みサイクル自体２に対応し、従って、従来のソフトウェ
ア操作の方法では、区間トレースを行った場合、ライト
バスサイクルの補正が基本的にはできないという欠点が
ある。

本発明の目的は、このような欠点を除き、ＣＰＵ部から
ＢＣＵ内のライトバッファに対するストアデータ書込み
サイクルに関するデパック情報を用いずに、記憶装置に
対するデータライトバスサイクルとその原因となった命
令との対応付けができ、従って、トレース装置で書込み
サイクルに関するデパック情報をトレースする必要はな
く、またＢＣＵ内にライトバッファを２段もつマイクロ
プロセッサにおいて、特定区間トレースを行った場合も
データライトバスサイクルとその原因となった命令の対
応付けを容易に実現できるようにした評価用マイクロプ
ロセッサを提供することにある。

〔課題を解決するための手段〕本発明の構成は、ＣＰＵからなる実行ユニットと、命令
フェッチキューと、これら命令フェッチキューおよび実
行ユニットから記憶装置に対するデータストア要求に従
ってそのストアデータを一旦保持するライトバッファを
持ちアドレスバスおよびデータバスと接続されるバスコ
ントロールユニットとを備え、任意のバスサイクルで前
記ライトバッファ内のストアデータの書込み動作を行い
、バイグラインアーキテクチャを用いた高位マイクロプ
ロセッサの検証を行なう評価用マイクロプロセッサにお
いて、前記実行ユニットから前記ライトバッファに対す
るデータストア動作発生時に有効レベルとなってその状
態が保持され、前記ライトバッファから前記記憶装置に
対する前記ストアデータ書込みバスサイクル発生時に非
有効レベルとなる制御信号を回路外部に出力するデバッ
グ用回路を有する事を特徴とする。

〔実施例〕

次に、本発明について図面を参照して説明する。

第１図は本発明の一実施例の評価用マイクロプロセッサ
の内部ハードウェアのブロック図を示している。本実施
例は、ＢＣＵ２内にライトバッファ３を一段持つ評価用
マイクロプロセッサの記憶装置に対するデータライＩ・
バスサイクルとその原因となった命令との対応付けに関
するソフトウェア操作に必要な書込みサイクル補正用制
御信号の生成、及びその対応付けが可能となっている。

実行ユニット（ＣＰＵ）］、、バスコントロールユニツ
）（ＢＣｕ）２．ライトバッファ３．命令キュー４の動
作は従来技術で詳細に述べている。

従って、ここでは書込みサイクル補正用制御信号（ＢＵ
ＳＹ）８の動作とその信号を用いたソフトウェア操作方
法についてのみ述べる。

ＣＰＵＩから記憶装置に対するデータストア要求が生じ
ると、内部アドレステータバスにストアアドレス・スト
アデータ等の有効データが出力され、同時に、負論理の
ＢＣＵＣＵ内ライトバツフア３込号ＢＷＲ５がアクティ
ブとなり、ライトバッファ３に必要データが書き込まれ
る。一方、負論理の内部ハードウェアリセット信号６に
よりロウレベルのＢＵＳＹ信号８を出力していたＤ−Ｆ
Ｆ７は、ＢＷＲ信号５の後縁により、有効レベル（ハイ
レベル〉のＢＵＳＹ信号８を出力する。

次に、適当なタイミングで、ライトバッファ３内のスト
アデータの記憶装置に対するデータライトバスサイクル
が生じ、アドレスバス９およびデータバス１０への有効
データ出力と共に、負論理のライト信号ＷＲ１２がアク
ティブとなると、そのライト信号１２の後縁で、Ｄ−Ｆ
Ｆ７の出力であるＢＵＳＹ信号８が非有効レベル（ロウ
レベル）を出力する。

なお、ライトバッファ３が、いっばいになっている状態
の時、ＣＰＵ　１から再度データストア要求が生じた場
合、ライトバッファ３か空になるまで、ＣＰＵＩの動作
は、待たされる。ＢＣＵ２がらＣＰ　Ｕ　１に対しスト
ア動作を待たせる制御信号が、内部制御バスを介して出
力されており、ＢＷＲ信号５はアクティブとならない。

以上述べた様な動作をするＢＵＳＹ信号８と評価用マイ
クロプロセッサのバスサイクルとの関係を第２図に示す
。

次に、ＢＵＳＹ信号８を用いた、記憶装置に対するデー
タライトバスサイクルとその原因となった命令との対応
付けに関するソフトウェア操作方法（トレースデータ補
正方法）について第２図に示したバスサイクルの一例を
用いて説明する。

第２図に示したＢＵＳＹ信号８をトレース装置に出力し
、アドレスバス９、データバス１０に発生するバスサイ
クルと共に記憶しておく。

トレース装置の動作終了後、記憶されているトレースデ
ータの中からデータライトバスサイクル（第２図ではｔ
４に対応）をサーチする。

この時、同時に１〜レースされたＢＵＳＹ信号８は有効
レベルを示している。

次に、このデータライトバスサイクル上４より前に発生
したバスサイクルの中でＢＩＪＳＹ信号８が最初に非有
効レベルとなっているバスサイクル（第２図では命令フ
ェッチサイクル１．に対応）をサーチする。

この命令フェッチバスサイクルし、と同１１．’ｆに１
１己憶されたキューデプスを参照する事により、このデ
−タライトバスサイクルＬＬと、原因とな−）た命令を
対応１・１ける。命令フヱッー１−バス１１イク／Ｌ１
、が示すキューデプス分前に発生したフェッチバスサイ
クルが、原因となった命令コードセットを示す。

何故なら、ＢＵＳＹ信号８が有効レベルを示している命
令フェッチバスサイクル１２，１．は、ＢＣＵ−ライト
バッファに対する書込みサイクルｊ１ｍ終了後に発生し
たバスサイクルであり、明らかにこれらの命令によりデ
ータライトバスサイクル上４が発生した訳ではない。

従って、ＣＰＵの実行に同期しているＢＣＵライトバッ
ファに対する書込みサイクル七〇より以前に（同時も含
む）発生した、最初のバスサイクルのキューデプスを利
用して対応付けを行う事ができる。

この様に、ＢＵＳＹ信号８及びキューデプス（キュート
ラッキング回路出力）をアドレスバス９、データバス１
０に発生ずるバスサイクルと共にトレース装置に出力し
、記憶する事により、記憶装置に対するデータライトバ
スサイクルと、その原因となった命令との対応付けが容
易に実現できる。

この様な評価用マイクロプロセッサ及びソフトウェアア
レンジメントを用いたマイクロプロセッサ開発支援装置
のトレース部に関するブロック図を第３図に示す。

本実施例の評価用マイクロプロセッサ２０は、ＢＵＳＹ
信号８の出力機能を有する評価用マイクロプロセッサで
ある。

この評価用マイクロプロセッサ２０を用いたマイクロプ
ロセッサ開発支援装置は、アドレスバス９、データバス
１０．デパック用情報１１及びキュートラッキング回路
２２出力（キューデプス）とＢＵＳＹ信号８とをトレー
ス装置２３に出力し、記憶している。

第４図は本発明の第２の実施例の評価用マイクロプロセ
ッサの内部ハードウェアのブロック図を示している。本
実施例ではＢＣＵ２ａ内にライトバッファ１５をキュー
形式で２段（ａ）、（ｂ）もつマイクロプロセッサの記
憶装置に対する、データライトバスサイクルとその原因
となった命令との対応付けに関する、ソフトウェア操作
に必要な書込みサイクル補正用制御信号の生成、及びそ
の対応付けについて示している。ＣＰＵ］、、ＢＣＵ２
、ライトバッファ１５、命令キュー４の動作は第１の実
施例と同じである。

ここでは、２つの潜込みサイクル補正用制御信号（ＢＵ
ＳＹ）１７．１８の動作と、これらの信号１７．１８を
用いたソフトウェア操作の方法について説明する。

第１の実施例と同様に、ＢＷＲ５信号がアクティブとな
り、ライトバッファ１５の１つに、ストアアドレス・ス
トアデータ等の有効データが書込まれると、内部ハード
ウェアリセット信号（負論理）６により、非有効レベル
（ロウレベル）のＢＵＳＹ信号１信号１６ＳＹ信号１７
を出力していたアッブダウンカンウタ１６は、ＢＷＲ信
号５の後縁により、アップカウントされ、「ＩＪ、即ち
ＢＵＳＹ信号１７が１（有効レベル）ＢＵＳＹ信号１信
号１８非有効レベル）を出力する。

次に、再びライトバッファ１５の１つにデータストア動
作が発生すると、カウンタ１６は再びアップカウントさ
れ、「２」すなわちＢＵＳＹ信号１７が１（有効レベル
）ＢＵ、ＳＹ信信号１８１（有効レベル）を出力する。

尚、この状態で、再度ＣＰＵからのデータストア要求が
生じた場合、その実施例と同様に、ＣＰＵの動作は、ラ
イトバッファに空が生じるまで待たされる。（ＢＷＲ信
号５はア・クチイブとならない。〉一方、第１の実施例と同様に適当なタイミングで、ライ
トバッファ１５内のストアデータの書込みサイクルが生
じると、そのライト信号１２の後縁により、カウンター
６はダウンカンラントされ、ライトバスサイクルの発生
毎にその出力は’ＩＪ　　（ＢＵＳＹ信号１７が１、Ｂ
ｔＪＳＹ信号１８信号１８ｒｏ」　（ＢＵＳＹ信号１７
がＯ，ＢＵＳＹ信号１信号１８となる。つまりＢｔＪＳ
Ｙ信号１７、ＢＵＳＹ信号１信号１８段のキュー形式の
ライトバッファ１５のキュー状態を示している。

以上述べた様なりＵＳＹ信号１７．１８と評価用マイク
ロプロセッサのバスサイクルとの関係は、第５図のタイ
ミング図に示される。

次に、ＢＵＳＹ信号１７．１８を用いたデータライトバ
スサイクルと、その原因となった命令との対応付けに関
するソフトウェア操作（トレース＼データ補正方法）について、第５図を用いて説明する。

第１の実施例と同様に、記憶されているトレースデータ
の中からデータライトバスサイクル（第５図ではｔ１６
及びｔ１８に対応）をサーチする。この時同時に記憶さ
れているＢＵＳＹ信号１７．ＢｔＪｓＹ信号１８のレベ
ルを９照する。

データライトバスサイクルｔ１６の発生時、ＢＵＳＹ信
号１７．ＢＵＳＹ信号１８の双方の信号は共にｒｌｌを
示しており、ライトバッファ１５は共に詰っている事を
示している。従って、ライ１〜バスサイクルｔ１６は、
２サイクル前のデ−タストア動作（ＢＣＵライトバッフ
ァ書込みサイクル）に対応する。つまり、このデータラ
イトサイクルｔＩ６より前に発生したバスサイクルの中
でＢＵＳＹ信号１７．ＢＵＳＹ信号１８が、２回のカウ
ントアツプ動作を示す直前のバスサイクル（第５図では
ｔ目に対応）をサーチし、その時のキューデプスを参照
する事により、このデータライトバスサイクルｊ＋６と
その原因となった命令を対応１寸ける。この対応付けに
関しては、第１の実施例と同じである。同様に、データ
ライトバスサイクルｔ１８の発生時のＢＵＳＹ信号１７
．ＢＵＳＹ信号１８は、それぞれ「１．＋、ｒｏ」を示
しており、ライトバッファ１５には片方のみストアデー
タが詰っている事を示している。

従って、ライトバスサイクルｔ’ｓは、１サイクル前の
データストア動作に対応する。つまり、このデータライ
トサイクルｔ１８より前に発生したバスサイクルの中で
ＢＵＳＹ信号１７．ＢＵＳＹ信号１８が１回のカウント
アツプ動作を示す直前のバスサイクル（第５図ではｔ目
に対応）をサーチし、その時のキューデプスを参照して
同様に対応付ける。

以上示した様に、ＢＵＳＹ信号１７．ＢＵＳＹ信号１８
及びキューデプスをアドレスバス９．データバス１０に
発生するバスサイクルと共にトレース装置に出力して記
憶する事により、ＢＣＵ内にライトバッファをキュー形
式で２段持つ評価用マイクロプロセッサの記憶装置に対
するデータライトバスサイクルと、その原因となった命
令との対応付けが容易に実現できる。

また、従来の技術で述べた様に、ある特定区間のみＩ・
レースした場合において、従来のソフトウェアアレンジ
メントでは実現できない様な場合（第６図（ｂ）に示す
様な区間のトレースを行った場合〉においても、正しく
ライトバスサイクルとその原因となった命令の対応付け
ができる。

例えば、第５図に示すバスサイクルの中で区間Ｘのみト
レースを行った場合において、データライトバスサイク
ルｔ１６に対応する原因となった命令は、命令フェッチ
バスサイクルｊ　＋２　　ｔ１１＋１１．１４．ｔ１５
でない事が明白なため、プログラム実行過程を検証する
場合のトレース表示（従来技術で述べたソフトウェアア
レンジメント処理後の表示）においては、データライト
バスサイクルｔ１６は削除する、又は最初に表示する等
、誤表示を排除する事ができる。

従来技術のソフトウェアアレンジメントでは、データラ
イトサイクルｊ＋６がＢＣＵＣＵライトバツフア書込イ
クルｔ２２に対応付られ、実際にはデ−タライトバスサ
イクルｔ＋８を引起した命令、例えば命令フェッチバス
サイクル上１□と対応付けられてしまう。

尚、この様な評価用マイクロプロセッサ及びソフトウェ
アアレンジメントを用いるマイクロプロセッサ開発支援
装置のトレース部に関する構成図は、第３図に示すもの
と同様に考えられる。

〔発明の効果〕

以上説明したように、本発明による評価用マイクロプロ
セッサは、ＣＰＵ部からＢＣ１Ｊ内のライトバッファに
対するデータストア動作発生時に有効レベルとなり、そ
のライトバッファから記憶装置に対するストアデータ書
込みバスサイクル発生時、非有効レベルとなる制御信号
をデバイス外部に出力する。従って、制御信号をトレー
ス装置に出力し、記憶する事で従来の記憶装置に対する
データライトバスサイクルと、その原因となった命令と
の対応付けに関するソフトウェア・アレンジメントで必
要としていた、ＣＰＵ部からＢＣＵ内ライトバッファに
対するストアデータ書込みサイクルに関する情報を必要
とせず、つまりトレース情報をトレース装置で記憶しな
くても良いため、トレース装置の記憶容量（深さ１幅）
を有効に使用ることが出来るという効果がある。

また、ＢＣＵ内にライトバッファをキュー形式で２段持
つマイクロプロセッサにおいて指定された区間のみトレ
ースを行った場合、従来技術では対応困難であったライ
トバスサイクルと、その原因となった命令の対応付けが
容易に実現できる（誤表示を排除できる）という効果か
ある。

【図面の簡単な説明】

第１図は本発明の一実施例を評価用マイクロプロセッサ
の内部ハードウェアのブロック図、第２図は本実施例の
書込みサイクル袖正用制御信号とバスサイクルのタイミ
ング図、第３図は本実施例の評価用マイクロプロセッサ
を用いたマイクロプロセッサ開発支援装置のトレース部
に関するブロック図、第４図は本発明の第２の実施例の
ブロック図、第５図は本実施例の評価用マイクロプロセ
ッサに関するバスサイクルのタイミング図、第６図（ａ
）、（ｂ）は従来の評価用マイクロプロセッサのバスサ
イクル及びトレース装置に記憶されたバスデータの一例
の模式図である。１・・・実行ユニット（ＣＰＵ）、２・・・バスコンロ
ロールユニット（ＢＣＵ）、３．１５・・・ライトバッ
ファ、４・・・命令フェッチキュー、５・・・Ｂ　Ｗ　
ＲｆＺ号、６・・・内部ハードウェアリセット信号、７
・・・Ｄ−ＦＦ、８，１７．１８・　ＢＵＳＹ信号、９
・・・アドレスバス、１０・・・データバス、】ｌ・・
・デパック用情報、１２・・・ライト信号ＷＲ１１３・
・・リード信号ＲＤ、１４・・・ＡＮＤ回路、１６・・
・アップダウンカウンタ、２０・・・計価用マイクロブ
ＩＶセノサ２１・・・ｉ−１価用プログラム記憶装置、
２２、・、Ａ・−、、−トラッキング回路、２３・・・
トレース装置。

Claims

【特許請求の範囲】

ＣＰＵからなる実行ユニットと、命令フェッチキューと
、これら命令フェッチキューおよび実行ユニットから記
憶装置に対するデータストア要求に従ってそのストアデ
ータを一旦保持するライトバッファを持ちアドレスバス
およびデータバスと接続されるバスコントロールユニッ
トとを備え、任意のバスサイクルで前記ライトバッファ
内のストアデータの書込み動作を行い、パイプラインア
ーキテクチャを用いた高位マイクロプロセッサの検証を
行なう評価用マイクロプロセッサにおいて、前記実行ユ
ニットから前記ライトバッファに対するデータストア動
作発生時に有効レベルとなつてその状態が保持され、前
記ライトバッファから前記記憶装置に対する前記ストア
データ書込みバスサイクル発生時に非有効レベルとなる
制御信号を回路外部に出力するデバッグ用回路を有する
事を特徴とする評価用マイクロプロセッサ。