JPH03296259A - 半導体装置の製造方法 - Google Patents
半導体装置の製造方法Info
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- JPH03296259A JPH03296259A JP9810790A JP9810790A JPH03296259A JP H03296259 A JPH03296259 A JP H03296259A JP 9810790 A JP9810790 A JP 9810790A JP 9810790 A JP9810790 A JP 9810790A JP H03296259 A JPH03296259 A JP H03296259A
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- 239000004065 semiconductor Substances 0.000 title claims description 16
- 238000000034 method Methods 0.000 claims abstract description 16
- 239000000758 substrate Substances 0.000 claims abstract description 11
- 238000005468 ion implantation Methods 0.000 abstract description 6
- 238000000206 photolithography Methods 0.000 abstract description 6
- XUIMIQQOPSSXEZ-UHFFFAOYSA-N Silicon Chemical compound [Si] XUIMIQQOPSSXEZ-UHFFFAOYSA-N 0.000 abstract description 5
- 239000012535 impurity Substances 0.000 abstract description 5
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- 238000007796 conventional method Methods 0.000 description 1
- 230000007423 decrease Effects 0.000 description 1
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- Metal-Oxide And Bipolar Metal-Oxide Semiconductor Integrated Circuits (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
〔産業上の利用分野〕
本発明は半導体装置の製造方法に関し、特にＢ ｉ Ｃ
ＭＯ３の製造方法に関する。
ＭＯ３の製造方法に関する。
従来！７）ＢｉＣＭＯ３の基本的な製造プロセスは、通
常のＣＭＯＳプロセスに、バイポーラトランジスタ特有
のプロセスが付加されたことにある。この場合において
、バイポーラトランジスタに必要な埋め込み層、エピタ
キシャル層、コレクタ ベース、エミッタを形成する工
程が、ＣＭＯＳプロセスとできるだけ共通化されて組み
込まれており、工程数の増大を防いでいる。
常のＣＭＯＳプロセスに、バイポーラトランジスタ特有
のプロセスが付加されたことにある。この場合において
、バイポーラトランジスタに必要な埋め込み層、エピタ
キシャル層、コレクタ ベース、エミッタを形成する工
程が、ＣＭＯＳプロセスとできるだけ共通化されて組み
込まれており、工程数の増大を防いでいる。
第３図（ａ）〜（ｄ）は従来のＢ ｉＣＭＯ８の製造方
法を工程順に示す断面図である。
法を工程順に示す断面図である。
まず、第３図（ａ）に示すように、フォトリソグラフィ
およびイオン打ち込み法を用いて、シリコン基板１１に
ｎ＋埋め込み層２１．ｐ＋埋め込み層２２．およびバイ
ポーラ用ｎ＋埋め込み層２３を形成する。
およびイオン打ち込み法を用いて、シリコン基板１１に
ｎ＋埋め込み層２１．ｐ＋埋め込み層２２．およびバイ
ポーラ用ｎ＋埋め込み層２３を形成する。
次に、第３図（ｂ）に示すように、エピタキシャル層３
１を成長する。
１を成長する。
続いて、第３図（Ｃ）に示すように、ＣＭＯＳプロセス
を用いてＮウェル４］、Ｐウェル４２を形成する。
を用いてＮウェル４］、Ｐウェル４２を形成する。
しかる後、第３図（ｄ）に示すように、ＣＭＯＳプロセ
スおよびバイポーラプロセスを用いて、Ｎウェル４１．
Ｐウェル４２．およびエピタキシャル層３１内に、それ
ぞ゛れＰＭＯ３）−ランジスタ５１、ＮＭＯ８Ｉ−ラン
ジスタ５２．およびバイポーラトランジスタ５３を作製
し、ＢｉＣＭＯ８が製作される。
スおよびバイポーラプロセスを用いて、Ｎウェル４１．
Ｐウェル４２．およびエピタキシャル層３１内に、それ
ぞ゛れＰＭＯ３）−ランジスタ５１、ＮＭＯ８Ｉ−ラン
ジスタ５２．およびバイポーラトランジスタ５３を作製
し、ＢｉＣＭＯ８が製作される。
しかしながら上述のＢｉＣＭＯ３の製造方法においては
、ＣＭＯ８と同じエピタキシャル層を用いているためバ
イポーラトランジスタのスイッチング速度が最適設計さ
れないという問題がある。
、ＣＭＯ８と同じエピタキシャル層を用いているためバ
イポーラトランジスタのスイッチング速度が最適設計さ
れないという問題がある。
すなわち、バイポーラトランジスタのコレクタ層を薄く
すれは、ベースから注入される電子が速やかにバイポー
ラ用ｎ＋埋め込み層に吸収されるため、バイポーラトラ
ンジスタの高速化が図れるか、このようにすると、同じ
エピタキシャル層３１内に形成したＰＭＯ８）ランジス
タ並びにＮＭＯ８Ｉ〜ＭＯＳトランジスタドレインの接
合容量が大きくなり、ＭＯＳトランジスタのスイッチン
グ速度が低下することになる。
すれは、ベースから注入される電子が速やかにバイポー
ラ用ｎ＋埋め込み層に吸収されるため、バイポーラトラ
ンジスタの高速化が図れるか、このようにすると、同じ
エピタキシャル層３１内に形成したＰＭＯ８）ランジス
タ並びにＮＭＯ８Ｉ〜ＭＯＳトランジスタドレインの接
合容量が大きくなり、ＭＯＳトランジスタのスイッチン
グ速度が低下することになる。
従って、従来の製造方法では、バイポーラトランジスタ
とＭＯＳトランジスタとのスイッチング速度を同時に最
適化できないという問題があった。
とＭＯＳトランジスタとのスイッチング速度を同時に最
適化できないという問題があった。
本発明の目的は上述の欠点を解決し、バイポーラトラン
ジスタとＭＯＳ）ランジスタとのスイッチング速度を同
時に最適化した半導体装置に関する製造方法を提供する
ことにある。
ジスタとＭＯＳ）ランジスタとのスイッチング速度を同
時に最適化した半導体装置に関する製造方法を提供する
ことにある。
上記目的を達成するため、本発明の第１の半導体装置の
製造方法においては、半導体基板上に一導電型の第１埋
め込み層および逆導電型の第２埋め込み層を形成する工
程と、第１エピタキシャル層を形成する工程と、第１埋
め込み層および第２埋め込み層と異なる領域の第１エピ
タキシャル層に第３埋め込み層を形成する工程と、第２
エピタキシャル層を形成する工程と、第３埋め込み層上
の第２エピタキシャル層内にバイポーラトランジスタを
形成する工程と、第１埋め込み層上および第２埋め込み
層上の第１エピタキシャル層並ひに第２エピタキシャル
層により構成される領域内にＣＭ ＯＳ 、）ランジス
タを形成する工程とを含んている。
製造方法においては、半導体基板上に一導電型の第１埋
め込み層および逆導電型の第２埋め込み層を形成する工
程と、第１エピタキシャル層を形成する工程と、第１埋
め込み層および第２埋め込み層と異なる領域の第１エピ
タキシャル層に第３埋め込み層を形成する工程と、第２
エピタキシャル層を形成する工程と、第３埋め込み層上
の第２エピタキシャル層内にバイポーラトランジスタを
形成する工程と、第１埋め込み層上および第２埋め込み
層上の第１エピタキシャル層並ひに第２エピタキシャル
層により構成される領域内にＣＭ ＯＳ 、）ランジス
タを形成する工程とを含んている。
上記目的を達成するため、本発明の第２の半導体装置の
製造方法においては、半導体基板上に一導電型の第１埋
め込み層、逆導電型の第２埋め込み層、および第３埋め
込み層を形成する工程と、第１エピタキシャル層を形成
する工程と、第３埋め込み層上部の第１エピタキシャル
層に第３埋め込み層と同一導電型の第４埋め込み層を形
成する工程と、第２エピタキシャル層を形成する工程と
、第３埋め込み層および第４埋め込み層上の第２エピタ
キシャル層内にバイポーラトランジスタを形成する工程
と、第１埋め込み層上および第２埋め込み層上の第１エ
ピタキシャル層並びに第２エピタキシャル層により構成
される領域内にＣＭＯ３）ランジスタを形成する工程と
を含んでいる。
製造方法においては、半導体基板上に一導電型の第１埋
め込み層、逆導電型の第２埋め込み層、および第３埋め
込み層を形成する工程と、第１エピタキシャル層を形成
する工程と、第３埋め込み層上部の第１エピタキシャル
層に第３埋め込み層と同一導電型の第４埋め込み層を形
成する工程と、第２エピタキシャル層を形成する工程と
、第３埋め込み層および第４埋め込み層上の第２エピタ
キシャル層内にバイポーラトランジスタを形成する工程
と、第１埋め込み層上および第２埋め込み層上の第１エ
ピタキシャル層並びに第２エピタキシャル層により構成
される領域内にＣＭＯ３）ランジスタを形成する工程と
を含んでいる。
半導体基板にエピタキシャル層を２回に分けて成長させ
、薄いエピタキシャル層と厚いエピタキシャル層とを形
成する。このようにして形成した薄いエピタキシャル層
内にバイポーラトランジスタを、厚いエピタキシャル層
内にＣＭＯＳトランジスタを形成することにより、それ
ぞれのトランジスタの特性を独立に最適設計することが
できる。
、薄いエピタキシャル層と厚いエピタキシャル層とを形
成する。このようにして形成した薄いエピタキシャル層
内にバイポーラトランジスタを、厚いエピタキシャル層
内にＣＭＯＳトランジスタを形成することにより、それ
ぞれのトランジスタの特性を独立に最適設計することが
できる。
次に本発明について図面を参照して説明する。
第１図（ａ）〜（ｆ）は本発明の第１の実施例を工程順
に示す断面図である。
に示す断面図である。
まず、第１図（ａ）に示すように、シリコン基板１１に
、フォトリソグラフィおよびイオン打ち込み法を用いて
、高濃度の不純物を導入して第１の埋め込み層であると
ころのｎ＋埋め込み層２１を形成し、同様にして第２の
埋め込み層であるところのｐ＋埋め込み層２２を形成す
る。
、フォトリソグラフィおよびイオン打ち込み法を用いて
、高濃度の不純物を導入して第１の埋め込み層であると
ころのｎ＋埋め込み層２１を形成し、同様にして第２の
埋め込み層であるところのｐ＋埋め込み層２２を形成す
る。
次に、第１図（ｂ）に示すように、エピタキシャル成長
技術により、厚さ０，３μｍの第１エピタキシャル層３
２を形成する。
技術により、厚さ０，３μｍの第１エピタキシャル層３
２を形成する。
次に、第１図（ｃ）に示すように、フォトリソグラフィ
およびイオン打ち込み法を用いて、高濃度の不純物を導
入して第３の埋め込み層であるところのバイポーラ用ｎ
＋埋め込み層２３ａを形成する。
およびイオン打ち込み法を用いて、高濃度の不純物を導
入して第３の埋め込み層であるところのバイポーラ用ｎ
＋埋め込み層２３ａを形成する。
続いて、第１図（ｄ）に示すように、エピタキシャル成
長技術により、第２エピタキシャル層３３を１．２μｍ
成長させる。
長技術により、第２エピタキシャル層３３を１．２μｍ
成長させる。
引き続いて、第１図（ｅ）に示すように、第１エピタキ
シャル層３２および第２エピタキシャル層３３により構
成される領域内のｎ＋埋め込み層２１上を含む領域、ｐ
＋埋め込み層２２上を含む領域にＮウェル４３．Ｐウェ
ル４４を形成する。
シャル層３２および第２エピタキシャル層３３により構
成される領域内のｎ＋埋め込み層２１上を含む領域、ｐ
＋埋め込み層２２上を含む領域にＮウェル４３．Ｐウェ
ル４４を形成する。
しかる後、第１図（ｆ）に示すように、ＣＭ、ＯＳプロ
セスとバイポーラプロセスとを併用して、Ｎウェル４３
およびＰウェル４４内に、それぞれＰＭＯ８）ランジス
タ５４およびＮＭＯ８）ランジスタ５５を作製し、また
、第２エピタキシャル層３３内に、バイポーラトランジ
スタ５６を作製することにより、Ｂ ｉ ＣＭＯ３が製
造てきる。
セスとバイポーラプロセスとを併用して、Ｎウェル４３
およびＰウェル４４内に、それぞれＰＭＯ８）ランジス
タ５４およびＮＭＯ８）ランジスタ５５を作製し、また
、第２エピタキシャル層３３内に、バイポーラトランジ
スタ５６を作製することにより、Ｂ ｉ ＣＭＯ３が製
造てきる。
第２図（ａ、 ）〜（ｆ）は本発明の第２の実施例を工
程順に示す断面図である。
程順に示す断面図である。
ます、第２図（ａ）に示すように、シリコン基板１１に
、フォトリソグラフィおよびイオン打ち込み法を用いて
、高濃度の不純物を導入して第１の埋め込み層であると
ころのｎ＋埋め込み層２１および第２の埋め込み層であ
るところのｐ＋埋め込み層２２を形成し、同様にして、
第３の埋め込み層であるところのバイポーラ用第１ｎ＋
埋め込み層２４を形成する。
、フォトリソグラフィおよびイオン打ち込み法を用いて
、高濃度の不純物を導入して第１の埋め込み層であると
ころのｎ＋埋め込み層２１および第２の埋め込み層であ
るところのｐ＋埋め込み層２２を形成し、同様にして、
第３の埋め込み層であるところのバイポーラ用第１ｎ＋
埋め込み層２４を形成する。
次に、第２図（ｂ）に示すように、エピタキシャル成長
技術により、厚さ０．５μｍの第１エピタキシャル層３
２を形成する。
技術により、厚さ０．５μｍの第１エピタキシャル層３
２を形成する。
次に、第２図（Ｃ）に示すように、フォトリソグラフィ
およびイオン打ち込み法を用いて、バイポーラ用第〕ｎ
＋埋め込み層２４上の第１エピタキシャル層３２に、高
濃度の不純物を導入して第４の埋め込み層であるところ
のバイポーラ用第２ｎ＋埋め込み層２５を形成する。
およびイオン打ち込み法を用いて、バイポーラ用第〕ｎ
＋埋め込み層２４上の第１エピタキシャル層３２に、高
濃度の不純物を導入して第４の埋め込み層であるところ
のバイポーラ用第２ｎ＋埋め込み層２５を形成する。
続いて、第２図（ｄ）に示すように、エピタキシャル成
長技術により、第２エピタキシャル層３３を１１．０μ
ｍ成長させる。
長技術により、第２エピタキシャル層３３を１１．０μ
ｍ成長させる。
引き続いて、第２図（ｅ）に示すように、第１エピタキ
シャル層３２および第２エピタキシャル層３３により構
成される領域内のｎ＋埋め込み層２１上を含む領域、ｐ
＋埋め込み層２２上を含む領域にＮウェル４３ａ、Ｐウ
ェル４４ａを形成する。
シャル層３２および第２エピタキシャル層３３により構
成される領域内のｎ＋埋め込み層２１上を含む領域、ｐ
＋埋め込み層２２上を含む領域にＮウェル４３ａ、Ｐウ
ェル４４ａを形成する。
しかる後、第２図（、ｆ）に示すように、ＣＭＯＳプロ
セスとバイポーラプロセスとを併用して、Ｎウェル４３
ａおよびＰウェル４４ａ内に、それぞれＰＭＯ３）ラン
ジスタ５４ａおよびＮＭＯＳトランジスタ５５ａを作製
し、また、第２エピタキシャル層３３内に、バイポーラ
トランジスタ５６ａを作製することにより、ＢｉＣＭＯ
３か製造できる。
セスとバイポーラプロセスとを併用して、Ｎウェル４３
ａおよびＰウェル４４ａ内に、それぞれＰＭＯ３）ラン
ジスタ５４ａおよびＮＭＯＳトランジスタ５５ａを作製
し、また、第２エピタキシャル層３３内に、バイポーラ
トランジスタ５６ａを作製することにより、ＢｉＣＭＯ
３か製造できる。
以上説明したように本発明の半導体装置の製造 −
０
方法は、Ｂ ｉＣＭＯ３の製造にあたり、半導体基板に
エピタキシャル層を２回に分けて成長させ、薄いエピタ
キシャル層と厚いエピタキシャル層とを形成し、薄いエ
ピタキシャル層内にバイポーラトランジスタを、厚いエ
ピタキシャル層内にＣＭＯＳトランジスタを形成するこ
とにより、バイポーラトランジスタのスイッチング速度
の高速化が図れるとともに、それと独立に、ＰＭＯ３）
ランジスタ並びにＮＭＯ３）ランジスタのソース、トレ
インの接合容量を低く抑えることが可能となり、ＰＭＯ
８）ランジスタ並びにＮＭＯ３）ランジスタのスイッチ
ング速度高速化、すなわち、０ＭＯ３のスイッチング速
度の高速化も図れることになり、より高性能なりｉＣＭ
Ｏ３が得られる。
エピタキシャル層を２回に分けて成長させ、薄いエピタ
キシャル層と厚いエピタキシャル層とを形成し、薄いエ
ピタキシャル層内にバイポーラトランジスタを、厚いエ
ピタキシャル層内にＣＭＯＳトランジスタを形成するこ
とにより、バイポーラトランジスタのスイッチング速度
の高速化が図れるとともに、それと独立に、ＰＭＯ３）
ランジスタ並びにＮＭＯ３）ランジスタのソース、トレ
インの接合容量を低く抑えることが可能となり、ＰＭＯ
８）ランジスタ並びにＮＭＯ３）ランジスタのスイッチ
ング速度高速化、すなわち、０ＭＯ３のスイッチング速
度の高速化も図れることになり、より高性能なりｉＣＭ
Ｏ３が得られる。
第１図（ａ ）〜（ｆ）は本発明の第１の実施例を説明
するための工程順の断面図、第２図（ａ）〜（ｆ）は本
発明の第２の実施例を説明するための工程順の断面図、
第３図（ａ）〜（ｄ）は従来のＢ ｉ ＣＭＯ８の製造
方法を説明するための工程順の断面図である。 １１・・・シリコン基板、２］・・・ｎ＋埋め込み層、
２２・・・ｐ＋埋め込み層、２３．２３ａ・・バイポー
ラ用ｎ＋埋め込み層、２４・・・バイポーラ用第１０＋
埋め込み層、２５・・・バイポーラ用第２ｎ＋埋め込み
層、３１・・・エピタキシャル層、３２・・・第１エピ
タキシャル層、３３・・・第２エピタキシャル層、４１
．４３．４３ａ・＝Ｎウェル、４２，４４．４４ａ・・
Ｐウェル、５］、、５４，５４．ａ−ＰＭＯＳトランジ
スタ、５２，５５．５５ａ−ＮＭＯＳトランジスタ、５
３．５６ ５６ａ・・・バイポーラトランジスタ。
するための工程順の断面図、第２図（ａ）〜（ｆ）は本
発明の第２の実施例を説明するための工程順の断面図、
第３図（ａ）〜（ｄ）は従来のＢ ｉ ＣＭＯ８の製造
方法を説明するための工程順の断面図である。 １１・・・シリコン基板、２］・・・ｎ＋埋め込み層、
２２・・・ｐ＋埋め込み層、２３．２３ａ・・バイポー
ラ用ｎ＋埋め込み層、２４・・・バイポーラ用第１０＋
埋め込み層、２５・・・バイポーラ用第２ｎ＋埋め込み
層、３１・・・エピタキシャル層、３２・・・第１エピ
タキシャル層、３３・・・第２エピタキシャル層、４１
．４３．４３ａ・＝Ｎウェル、４２，４４．４４ａ・・
Ｐウェル、５］、、５４，５４．ａ−ＰＭＯＳトランジ
スタ、５２，５５．５５ａ−ＮＭＯＳトランジスタ、５
３．５６ ５６ａ・・・バイポーラトランジスタ。
Claims (1)
- 【特許請求の範囲】 １、半導体基板上に一導電型の第１埋め込み層および逆
導電型の第２埋め込み層を形成する工程と、第１エピタ
キシャル層を形成する工程と、前記第１埋め込み層およ
び前記第２埋め込み層と異なる領域の前記第１エピタキ
シャル層に第３埋め込み層を形成する工程と、第２エピ
タキシャル層を形成する工程と、前記第３埋め込み層上
の前記第２エピタキシャル層内にバイポーラトランジス
タを形成する工程と、前記第１埋め込み層上および前記
第２埋め込み層上の前記第１エピタキシャル層並びに前
記第２エピタキシャル層により構成される領域内にＣＭ
ＯＳトランジスタを形成する工程とを含むことを特徴と
する半導体装置の製造方法。 ２、半導体基板上に一導電型の第１埋め込み層、逆導電
型の第２埋め込み層、および第３埋め込み層を形成する
工程と、第１エピタキシャル層を形成する工程と、前記
第３埋め込み層上部の前記第１エピタキシャル層に前記
第３埋め込み層と同一導電型の第４埋め込み層を形成す
る工程と、第２エピタキシャル層を形成する工程と、前
記第３埋め込み層および前記第４埋め込み層上の前記第
２エピタキシャル層内にバイポーラトランジスタを形成
する工程と、前記第１埋め込み層上および前記第２埋め
込み層上の前記第１エピタキシャル層並びに前記第２エ
ピタキシャル層により構成される領域内にＣＭＯＳトラ
ンジスタを形成する工程とを含むことを特徴とする半導
体装置の製造方法。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP9810790A JPH03296259A (ja) | 1990-04-13 | 1990-04-13 | 半導体装置の製造方法 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP9810790A JPH03296259A (ja) | 1990-04-13 | 1990-04-13 | 半導体装置の製造方法 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH03296259A true JPH03296259A (ja) | 1991-12-26 |
Family
ID=14211105
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP9810790A Pending JPH03296259A (ja) | 1990-04-13 | 1990-04-13 | 半導体装置の製造方法 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH03296259A (ja) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| KR100563162B1 (ko) * | 1997-12-25 | 2006-06-21 | 소니 가부시끼 가이샤 | 반도체장치및그제조방법 |
-
1990
- 1990-04-13 JP JP9810790A patent/JPH03296259A/ja active Pending
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| KR100563162B1 (ko) * | 1997-12-25 | 2006-06-21 | 소니 가부시끼 가이샤 | 반도체장치및그제조방법 |
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