JPH032941A - 画像メモリ装置 - Google Patents
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- JPH032941A JPH032941A JP1135805A JP13580589A JPH032941A JP H032941 A JPH032941 A JP H032941A JP 1135805 A JP1135805 A JP 1135805A JP 13580589 A JP13580589 A JP 13580589A JP H032941 A JPH032941 A JP H032941A
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- 230000002093 peripheral effect Effects 0.000 abstract description 3
- 230000015654 memory Effects 0.000 description 47
- 238000010586 diagram Methods 0.000 description 7
- 238000000034 method Methods 0.000 description 4
- 239000004065 semiconductor Substances 0.000 description 4
- 238000003491 array Methods 0.000 description 1
- 238000007796 conventional method Methods 0.000 description 1
- 230000000694 effects Effects 0.000 description 1
- 238000001914 filtration Methods 0.000 description 1
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-
- Y—GENERAL TAGGING OF NEW TECHNOLOGICAL DEVELOPMENTS; GENERAL TAGGING OF CROSS-SECTIONAL TECHNOLOGIES SPANNING OVER SEVERAL SECTIONS OF THE IPC; TECHNICAL SUBJECTS COVERED BY FORMER USPC CROSS-REFERENCE ART COLLECTIONS [XRACs] AND DIGESTS
- Y02—TECHNOLOGIES OR APPLICATIONS FOR MITIGATION OR ADAPTATION AGAINST CLIMATE CHANGE
- Y02D—CLIMATE CHANGE MITIGATION TECHNOLOGIES IN INFORMATION AND COMMUNICATION TECHNOLOGIES [ICT], I.E. INFORMATION AND COMMUNICATION TECHNOLOGIES AIMING AT THE REDUCTION OF THEIR OWN ENERGY USE
- Y02D10/00—Energy efficient computing, e.g. low power processors, power management or thermal management
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- Dram (AREA)
- Image Input (AREA)
- Memory System (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
〔発明の目的〕
(産業上の利用分野)
この発明は、デジタル画像処理用のメモリ装置に関する
。
。
(従来の技術)
′近年、デジタル画像処理技術が急速に発展している。
デジタル画像処理では、数走査線分の画像信号を半導体
メモリに記憶、再生して処理を行うことが可能であり、
従来のアナログ信号処理技術では困難であったライン間
やフィールド(またはフレーム)間の実時間処理を行う
ことが可能となっている。
メモリに記憶、再生して処理を行うことが可能であり、
従来のアナログ信号処理技術では困難であったライン間
やフィールド(またはフレーム)間の実時間処理を行う
ことが可能となっている。
このような半導体ICメモリのうち、1ライン分の容量
を持ったものをフィールドメモリと呼び、これらの画像
メモリは半導体チップとして入手可能である。現在のテ
レビジョンセットでは、信号処理を実行する論理LSI
とは別に、上記の半導体メモリチップを複数個実装して
いるのが実情であり、処理速度やスペースの点からも上
記の画像メモリを、信号処理を実行するLSIと同じチ
ッブ内に納めたいと言う要求が強い。実際、論理LSI
に内蔵可能な画像メモリが種々開発されており、最近の
画像信号処理用LSIには画像メモリを内蔵したものが
増えている。
を持ったものをフィールドメモリと呼び、これらの画像
メモリは半導体チップとして入手可能である。現在のテ
レビジョンセットでは、信号処理を実行する論理LSI
とは別に、上記の半導体メモリチップを複数個実装して
いるのが実情であり、処理速度やスペースの点からも上
記の画像メモリを、信号処理を実行するLSIと同じチ
ッブ内に納めたいと言う要求が強い。実際、論理LSI
に内蔵可能な画像メモリが種々開発されており、最近の
画像信号処理用LSIには画像メモリを内蔵したものが
増えている。
画像メモリを用いたデジタル画像信号処理の一例として
、2次元フィルタがある。このようなフィルタでは、第
4図(a)に示すような3×3画素の画像データと、第
4図(b)に示す係数データとの間で、第4図(c)に
示す演算を行うことにより、2次元のフィルタリングを
行っている。
、2次元フィルタがある。このようなフィルタでは、第
4図(a)に示すような3×3画素の画像データと、第
4図(b)に示す係数データとの間で、第4図(c)に
示す演算を行うことにより、2次元のフィルタリングを
行っている。
ここで、上記デジタル画像処理において、画像のある画
素のデータとその画素に隣接する画素のデータとを画像
メモリより読み出す場合がある。
素のデータとその画素に隣接する画素のデータとを画像
メモリより読み出す場合がある。
しかしながら、一般的に、上記画像の各画素のデータは
、各画素の隣接関係を保たないで上記画像メモリに書き
込まれているため、上記隣接する画素のデータを読み出
す場合、nXn画素の2次元フィルタの場合では02回
のメモリアクセスが必要となり、かなりのアクセス時間
を要すると言、う欠点がある。
、各画素の隣接関係を保たないで上記画像メモリに書き
込まれているため、上記隣接する画素のデータを読み出
す場合、nXn画素の2次元フィルタの場合では02回
のメモリアクセスが必要となり、かなりのアクセス時間
を要すると言、う欠点がある。
(発明が解決しようとする課題)
このように従来のICメモリでは、例えば2次元フィル
タ等に利用した場合に端的に示されるように、nXn画
素の領域のデータを得るためにはn2回のメモリアクセ
スを必要とし、処理を行うまでに多くの時間を費やすと
言う欠点があった。
タ等に利用した場合に端的に示されるように、nXn画
素の領域のデータを得るためにはn2回のメモリアクセ
スを必要とし、処理を行うまでに多くの時間を費やすと
言う欠点があった。
この発明は、従来装置の以上のような欠点に関してなさ
れたもので、現在開発されているメモリセルアレイに簡
単な周辺回路を設けるだけで、メモリセルの面積の増大
や消費電力の増大を招くことな〈従来よりもより短いア
クセス時間で画像データを読み出すことができる、画像
メモリ装置を提供することを目的としている。
れたもので、現在開発されているメモリセルアレイに簡
単な周辺回路を設けるだけで、メモリセルの面積の増大
や消費電力の増大を招くことな〈従来よりもより短いア
クセス時間で画像データを読み出すことができる、画像
メモリ装置を提供することを目的としている。
(課題を解決するための手段)
上記課題を解決するために、この発明の画像メモリ装置
では、デジタル化されたnビットの画像データを記憶す
る記憶手段と、画像データを入力するためのn (1m
の端子を有する入力手段と、n×m個の端子を有する出
力手段と、上記入力手段から入力された上記nビットの
画像データを画像の各画素の隣接関係を保ったまま記憶
手段の指定位置に書き込む書き込み手段と、上記記憶手
段の各ビットにおける任意の指定位置とこの指定位置に
隣接する(m−1)個の位置からm In nビットの
画像データを上記出力手段に導くための少なくともm個
の読み出し手段、とを具備し、上記記憶手段の指定位置
の画像データを隣接した(m−1)個の画像データと共
に読み出すようにしたことを要旨とするものである。
では、デジタル化されたnビットの画像データを記憶す
る記憶手段と、画像データを入力するためのn (1m
の端子を有する入力手段と、n×m個の端子を有する出
力手段と、上記入力手段から入力された上記nビットの
画像データを画像の各画素の隣接関係を保ったまま記憶
手段の指定位置に書き込む書き込み手段と、上記記憶手
段の各ビットにおける任意の指定位置とこの指定位置に
隣接する(m−1)個の位置からm In nビットの
画像データを上記出力手段に導くための少なくともm個
の読み出し手段、とを具備し、上記記憶手段の指定位置
の画像データを隣接した(m−1)個の画像データと共
に読み出すようにしたことを要旨とするものである。
(作用)
この発明の装置では、入力手段を介して入力されたnビ
ットの画像データをまず画像の各画素の隣接関係を保っ
たまま書き込み手段により記憶手段に書き込む。次にこ
のようにして書き込まれた画像データを読み出す場合は
、m個の読み出し手段によって、記憶手段の任意の指定
位置mとこの位置に隣接する(m−1)個の位置の画像
データを共に読み出し、出力手段に導く。このようにし
て1回の読み出しアクセスにより複数個の隣接画素デー
タを1度に読み出すことにより、記憶手段から画像デー
タの読み出し時間を大幅に緩和する。
ットの画像データをまず画像の各画素の隣接関係を保っ
たまま書き込み手段により記憶手段に書き込む。次にこ
のようにして書き込まれた画像データを読み出す場合は
、m個の読み出し手段によって、記憶手段の任意の指定
位置mとこの位置に隣接する(m−1)個の位置の画像
データを共に読み出し、出力手段に導く。このようにし
て1回の読み出しアクセスにより複数個の隣接画素デー
タを1度に読み出すことにより、記憶手段から画像デー
タの読み出し時間を大幅に緩和する。
(実施例)
以下に、この発明の実施例を図面を参照して詳細に説明
する。
する。
第1図はこの発明の1実施例にかかる画像メモリ装置の
概略構成を示すブロック図である。図において、101
は1ビツトのメモリセルアレイであって、図示してはい
ないが全体でnビットの画像情報を記憶するためにn枚
設けられている。なお、自・黒1ビットの画像データの
場合は、1ビツトに対応してメモリセルアレイ101は
1枚でよく、従ってnは1以上の整数を示すものとする
。
概略構成を示すブロック図である。図において、101
は1ビツトのメモリセルアレイであって、図示してはい
ないが全体でnビットの画像情報を記憶するためにn枚
設けられている。なお、自・黒1ビットの画像データの
場合は、1ビツトに対応してメモリセルアレイ101は
1枚でよく、従ってnは1以上の整数を示すものとする
。
102は読み出し/書き込み兼用のロウアドレスデコー
ダ、103は読み出し/書き込み兼用のカラムアドレス
デコーダ(以下アドレスデコーダと呼ぶ)、104はn
ビット画像データの書き込み回路、105 a〜105
mは各メモリセルアレイ101に記憶されたデータを読
み出すためのm個のデータ読み出し回路である。なお読
み出し/書き込み兼用ロウ、カラムアドレスデコーダ1
02.103は各メモリセルアレイ101に内蔵される
のが一般的である。また、アドレスデコーダ102.1
03とデータ書き込み回路104によって、メモリセル
アレイへの書き込み手段が構成されており、この書き込
み手段は、nビットの画像データを画像の各画素の隣接
関係を保ったままメモリセルアレイ101に書き込む様
になっている。そして、アドレスデコーダ102.10
3とデータ読み出し回路105によってメモリセルアレ
イからのデータの読み出し手段が構成されている。この
実施例では、データ書き込み回路104およびデータ読
み出し回路105は、各メモリセルアレイ101に対し
て共通に設けられているので、データ書き込み回路10
4は1個、データ読み出し回路105はm個が存在して
いる。
ダ、103は読み出し/書き込み兼用のカラムアドレス
デコーダ(以下アドレスデコーダと呼ぶ)、104はn
ビット画像データの書き込み回路、105 a〜105
mは各メモリセルアレイ101に記憶されたデータを読
み出すためのm個のデータ読み出し回路である。なお読
み出し/書き込み兼用ロウ、カラムアドレスデコーダ1
02.103は各メモリセルアレイ101に内蔵される
のが一般的である。また、アドレスデコーダ102.1
03とデータ書き込み回路104によって、メモリセル
アレイへの書き込み手段が構成されており、この書き込
み手段は、nビットの画像データを画像の各画素の隣接
関係を保ったままメモリセルアレイ101に書き込む様
になっている。そして、アドレスデコーダ102.10
3とデータ読み出し回路105によってメモリセルアレ
イからのデータの読み出し手段が構成されている。この
実施例では、データ書き込み回路104およびデータ読
み出し回路105は、各メモリセルアレイ101に対し
て共通に設けられているので、データ書き込み回路10
4は1個、データ読み出し回路105はm個が存在して
いる。
さらに、106はメモリセルアレイ101にnビットの
画像情報を入力するための入力手段で、具体的にはnビ
ット情報に対応するn個の入力端r・から構成されてい
る。107は各メモリセルアレイ101からのm個のデ
ータを出力するための、総計rn x n例の端子から
なる出力手段である。なお、ロウアドレスデコーダ10
2にはYアドレス信号108が、カラムアドレスデコー
ダ103にはXアドレス信号109が入力されており、
メモリセルアレイ101のアドレス(a、b)を指定す
る。また、書き込みおよび読み出し回路104.105
にはコントロール信号110が入力され、各回路の動作
を制御する。
画像情報を入力するための入力手段で、具体的にはnビ
ット情報に対応するn個の入力端r・から構成されてい
る。107は各メモリセルアレイ101からのm個のデ
ータを出力するための、総計rn x n例の端子から
なる出力手段である。なお、ロウアドレスデコーダ10
2にはYアドレス信号108が、カラムアドレスデコー
ダ103にはXアドレス信号109が入力されており、
メモリセルアレイ101のアドレス(a、b)を指定す
る。また、書き込みおよび読み出し回路104.105
にはコントロール信号110が入力され、各回路の動作
を制御する。
次に、上記装置の動作を説明する。
第2図は、上記装置への画像データの入力方法を概念的
に示す図である。この発明の装置では、入力手段106
を介したnビットの画像入力信号をメモリセルアレイ1
01へ書き込む場合、古き込み回路104によって第2
図に示すように画像201の各画素202の情報は、基
本的に各画素の隣接関係を保ったままメモリセルアレイ
101の各メモリセル203に格納されるようにメモリ
セルのアドレスを指定して行われる。
に示す図である。この発明の装置では、入力手段106
を介したnビットの画像入力信号をメモリセルアレイ1
01へ書き込む場合、古き込み回路104によって第2
図に示すように画像201の各画素202の情報は、基
本的に各画素の隣接関係を保ったままメモリセルアレイ
101の各メモリセル203に格納されるようにメモリ
セルのアドレスを指定して行われる。
次に、以上のようにしてメモリセルアレイ101に書き
込まれた画像データの読み出し動作を説明する。ここで
説明をわかりやすくするために、画像データの1フレー
ムの構成を8×8画素×1ビットとし、その中から隣接
する3×3画素を抽出するものとする。この条件に合わ
せ、第1図に示した実施例をより具体化した装置のブロ
ック図を第3図に示す。
込まれた画像データの読み出し動作を説明する。ここで
説明をわかりやすくするために、画像データの1フレー
ムの構成を8×8画素×1ビットとし、その中から隣接
する3×3画素を抽出するものとする。この条件に合わ
せ、第1図に示した実施例をより具体化した装置のブロ
ック図を第3図に示す。
第3図において、301は8X8X 1ビツト構成のメ
モリセルアレイであり、図示するように合計84個のメ
モリセル300を有している。302は読み出し/書き
込み兼用のロウアドレスデコーダ、303は読み出し/
書き込み兼用のカラムアドレスデコーダであり、ロウア
ドレスデコーダ302には3ビツトのYアドレス信号3
08が、カラムアドレスデコーダ303には3ビ・ント
のXアドレス信号309が入力される。304は、入力
手段(図示せず)からの1ビツトの入力データ306を
メモリセルアレイ301に書き込むための書き込み回路
、305aは指定されたアドレス(a、b)のメモリセ
ルからデータを読み出す読み出し回路、305 b 、
305 cはメモリセルアレイ301の上記指定さ
れたアドレス(a、b)の前後ノアドレス(a−1,b
)、(a+1.b)におけるメモリセルからデータを読
み出す読み出し回路である。なお読み出し回路305a
、b。
モリセルアレイであり、図示するように合計84個のメ
モリセル300を有している。302は読み出し/書き
込み兼用のロウアドレスデコーダ、303は読み出し/
書き込み兼用のカラムアドレスデコーダであり、ロウア
ドレスデコーダ302には3ビツトのYアドレス信号3
08が、カラムアドレスデコーダ303には3ビ・ント
のXアドレス信号309が入力される。304は、入力
手段(図示せず)からの1ビツトの入力データ306を
メモリセルアレイ301に書き込むための書き込み回路
、305aは指定されたアドレス(a、b)のメモリセ
ルからデータを読み出す読み出し回路、305 b 、
305 cはメモリセルアレイ301の上記指定さ
れたアドレス(a、b)の前後ノアドレス(a−1,b
)、(a+1.b)におけるメモリセルからデータを読
み出す読み出し回路である。なお読み出し回路305a
、b。
Cからの1ビツトの出力データ307a、b、cは、適
当な出力端子(図示せず)を介して外部に出力される。
当な出力端子(図示せず)を介して外部に出力される。
310は書き込み回路304と読み出し回路305a、
b、cを制御するための制御信号の入力を示している。
b、cを制御するための制御信号の入力を示している。
また、X、Yアドレスa、bはそれぞれカラム、ロウア
ドレスデコーダに入力される。
ドレスデコーダに入力される。
以上の装置において、上述したように書き込み時は書き
込み回路304により指定されたアドレス(a、b)の
メモリセルに画像データを画像の各画素の隣接関係を保
った状態で書き込む。従来の読み出し方法では、アドレ
スデコーダ302は従来と同様に指定されたロウbのす
べてのメモリセルを読み出し、そのロウの中の1つをカ
ラムアドレスデコーダで選択してアドレス(a、b)を
指定し読み出すが、この実施例の装置では指定されたX
アドレスaの前後a−1,a+lをも読み出し回路30
5b、cによって同時に読み出し出力する。このように
することにより、3つの隣接したデータを1度に読み出
すことが可能となる。
込み回路304により指定されたアドレス(a、b)の
メモリセルに画像データを画像の各画素の隣接関係を保
った状態で書き込む。従来の読み出し方法では、アドレ
スデコーダ302は従来と同様に指定されたロウbのす
べてのメモリセルを読み出し、そのロウの中の1つをカ
ラムアドレスデコーダで選択してアドレス(a、b)を
指定し読み出すが、この実施例の装置では指定されたX
アドレスaの前後a−1,a+lをも読み出し回路30
5b、cによって同時に読み出し出力する。このように
することにより、3つの隣接したデータを1度に読み出
すことが可能となる。
従って、この動作を3繰り返すことによって、3回のメ
モリアクセスで3×3画素のデータを読み出すことがで
きる。
モリアクセスで3×3画素のデータを読み出すことがで
きる。
以上のように、上述した従来の装置では3×3画素のデ
ータを読み出すのに9回のメモリアクセスが必要であっ
たのに対し、上記実施例装置では3回でよく、従ってア
クセス時間が大幅に緩和される。
ータを読み出すのに9回のメモリアクセスが必要であっ
たのに対し、上記実施例装置では3回でよく、従ってア
クセス時間が大幅に緩和される。
なお上記装置では、メモリセルは従来のシングルポート
メモリを用いることができるので、メモリセルサイズを
小さくすることができる。また、上記第1図の実施例で
は、書き込み回路と読み出し回路をn個のメモリセルア
レイに共通に設けているが、これらの回路は各メモリセ
ルアレイに一体に組み込んでもよく、これは設計上の都
合により、f丁意に選択することができる。なお、メモ
リセルアレイに一体に組み込んだ場合は、メモリセルア
レイのビット数に対応して書き込み回路はn個、読み出
し回路はn X m個が必要となる。
メモリを用いることができるので、メモリセルサイズを
小さくすることができる。また、上記第1図の実施例で
は、書き込み回路と読み出し回路をn個のメモリセルア
レイに共通に設けているが、これらの回路は各メモリセ
ルアレイに一体に組み込んでもよく、これは設計上の都
合により、f丁意に選択することができる。なお、メモ
リセルアレイに一体に組み込んだ場合は、メモリセルア
レイのビット数に対応して書き込み回路はn個、読み出
し回路はn X m個が必要となる。
以上のようにこの発明の画像メモリ装置では、複雑な周
辺回路の増大や消費電力の増加を招くことなく、従来の
装置よりもより短いアクセス時間で画像データを読み出
すことができるので、各種画像信号処理に適した画像メ
モリ装置を実現することができる。
辺回路の増大や消費電力の増加を招くことなく、従来の
装置よりもより短いアクセス時間で画像データを読み出
すことができるので、各種画像信号処理に適した画像メ
モリ装置を実現することができる。
第1図はこの発明の1実施例にかかる画像メモリ装置の
概略tM成を示すブロック図、第2図は第1図の装置の
動作説明図、 第3図は第1図の装置をより具体化した装置の概略を示
すブロック図、 第4図は2次元フィルタの概略tM成を示す図である。 101 ・ 102 ・ 103 ・ 104 番 105 番 106 ・ 107 ・ ・メモリセルアレイ ・読み出し/書き込み兼用ロウアド レスデコーダ ・読み出し/書き込み兼用カラムア ドレスデコーダ ・データ書き込み回路 ・データ読み出し回路 ・・入力手段 ・出力手段 、−−\、5
概略tM成を示すブロック図、第2図は第1図の装置の
動作説明図、 第3図は第1図の装置をより具体化した装置の概略を示
すブロック図、 第4図は2次元フィルタの概略tM成を示す図である。 101 ・ 102 ・ 103 ・ 104 番 105 番 106 ・ 107 ・ ・メモリセルアレイ ・読み出し/書き込み兼用ロウアド レスデコーダ ・読み出し/書き込み兼用カラムア ドレスデコーダ ・データ書き込み回路 ・データ読み出し回路 ・・入力手段 ・出力手段 、−−\、5
Claims (1)
- 【特許請求の範囲】 デジタル化されたnビットの画像データを記憶する記憶
手段と、 画像データを入力するためのn個の端子を有する入力手
段と、 n×m個の端子を有する出力手段と、 上記入力手段から入力された上記nビットの画像データ
を記憶手段の指定位置に画像の各画素の隣接関係を保っ
た状態で書き込む書き込み手段と、上記記憶手段の各ビ
ットにおける任意の指定位置とこの指定位置に隣接する
(m−1)個の位置からm組nビットの画像データを上
記出力手段に導くための少なくもm個の読み出し手段、
とを具備し、上記記憶手段の指定位置の画像データを隣
接した(m−1)個の画像データと共に読み出すことを
特徴とする画像メモリ装置。
Priority Applications (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP1135805A JPH032941A (ja) | 1989-05-31 | 1989-05-31 | 画像メモリ装置 |
Applications Claiming Priority (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP1135805A JPH032941A (ja) | 1989-05-31 | 1989-05-31 | 画像メモリ装置 |
Publications (1)
Publication Number | Publication Date |
---|---|
JPH032941A true JPH032941A (ja) | 1991-01-09 |
Family
ID=15160232
Family Applications (1)
Application Number | Title | Priority Date | Filing Date |
---|---|---|---|
JP1135805A Pending JPH032941A (ja) | 1989-05-31 | 1989-05-31 | 画像メモリ装置 |
Country Status (1)
Country | Link |
---|---|
JP (1) | JPH032941A (ja) |
Cited By (1)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
US9208859B1 (en) | 2014-08-22 | 2015-12-08 | Globalfoundries Inc. | Low power static random access memory (SRAM) read data path |
-
1989
- 1989-05-31 JP JP1135805A patent/JPH032941A/ja active Pending
Cited By (1)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
US9208859B1 (en) | 2014-08-22 | 2015-12-08 | Globalfoundries Inc. | Low power static random access memory (SRAM) read data path |
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