JPH03287291A - 画像表示装置の駆動回路 - Google Patents

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 ［産業上の利用分野］ 本発明は、基板間に液晶を挟持し、画素毎に能動素子で
液晶を駆動する画像表示装置の駆動回路に関するもので
ある。

［従来の技術］ シフトレジスターとサンプル・ホールド回路を有する従
来の画像表示装置の駆動回路を第１８図に示す。（１１
７）の−ビットのシフトレジスターを多段連結し、各シ
フトレジスター出力り、（１１，Ｄ、（２１，Ｄ、（３
）、・・・で、３本のデータ線の画像信号ＤＡ、ＤＢ、
Ｄｅを順次サンプル・ホールドする。第２０図タイミン
グチャートに示すタイミングでり、（１）が１’（ｖｏ
、）になると、データスイッチ（１１８）をオンし、デ
ータ容量（１１９）にそのタイミングの画像信号をサン
プリングする。

Ｄ、　（１）が°Ｏ’　（ｖＢＢ）で（１１ｇ）をオフ
し、サンプリングした画像信号を（１１９）にホールド
する。サンプル・ホールドされた画像信号は、バッファ
アンプ（１２０）よりバッファ出力される。イネーブル
信号Ｗが“１°で閉じるトランスファースイッチ（１２
１）を通して、画像表示装置の各列電極にＤ（１）’、
　Ｄ（２）　、Ｄ（３）　、・・・の画像信号が同時に
供給される。第１９図は１ビツトのシフトレジスターの
回路図である。クロック制御型インバーター（１２２）
　、　（１２７）は同時にオン又はオフし、同様に（１
２４）　、　（１２５）が同時にオン又はオフする。ク
ロックＣＫが°１°　（ＶＤＤ）でデータＤを（１２２
）より入力するとともに、　（１２６）　、　（１２７
）でそれまでの出力信号Ｑをホールドし、ＧＫが’Ｏ’
　（ｖｓｓ）では（１２８）により反転クロックを“１
゛　とし、（１２２）より入れたデータを（１２３）。

（１２４）によってホールドするとともに、（１２５）
。

（１２６）によって出力Ｑに伝達する。第２０図に示す
様にシフトレジスターはデータＤｌｌをクロックＣＬで
転送し、−クロック周期毎に順次り、（１）。

Ｄ、、（２）、Ｄヨ（３）、・・・が１°となっている
。画像表示装置では上記の様な列電極の駆動回路を基板
の上下にそれぞれ実装し、奇数番目の列電極は上側の駆
動回路、偶数番目の列電極は下側の駆動回路から画像信
号を供給する構成がとられる。上側の駆動回路に第２０
図のタイミングを用いた場合、下側の駆動回路にはクロ
ックＣＬの半周期遅延したデータとクロック、即ち反転
クロックを用いる。

全体としてクロックの半周期毎に画像信号をサンプル・
ホールドする。テレビ画像の表示では通常単純線順次方
式の駆動方法が用いられる。−水平走査期間で、画像表
示装置の一行の画素群の画像信号を更新し、ＮＴＳＣテ
レビ信号の一フイールド期間で、画像表示装置の一フレ
ーム２４０行の画素群を駆動する。

［発明の解決しようとする問題点１ 行数を倍の４８０行とし、列数を４８０列以上とした高
精細な画像表示装置では、−水平走査期間の半分の期間
で一行の画素群の画像信号を更新し、−水平走査期間で
二行の画像群を駆動する倍速線順次方式が用いられる。

４８０行の画素群を有し、三角配置の様に行毎にずれた
画素配置に対しては、従来の列側の駆動回路では、フレ
キシブル基板に集積回路の実装されたＴＡＢ、　ＩＣを
二倍の個数使用し、−水平走査期間にサンプル・ホール
ドされた画像信号を、−水平走査期間の半分の期間毎に
異なるＴＡＢ、　ＩＣから同じ列電極に順次供給する必
要があり、駆動回路の構成が複雑で実装が難しく、高精
細な画像表示装置を実現しにくい問題点を有していた。

［問題点を解決するための手段］ 本発明は、画像表示装置を駆動するＴＡＢ、　ＩＣの個
数を増やすことなく、列電極に信号を供給するに必要な
端子数となる個数のＩＣを使用でき、又ＩＣにしめる素
子数を倍数より低くおさえ、単純線順次方式及び倍速線
順次方式双方に対応できる画像表示装置の駆動用の集積
回路を得ることを目的とするものである。その目的を達
成するために本発明の駆動回路は、サンプル・ホールド
回路は二系統で、シフトレジスターは半ビットのシフト
レジスターを多段連結して各系統に共通とし、一相のク
ロックを分周してシフトレジスターの転送クロックと多
相のクロックを作り、シフトレジスターの出力と各系統
の多相クロックとの論理信号を用いてデータ線の画像信
号をサンプル・ホールドし、列電極数が多くなっても従
来に比して半分以下の周波数のクロックで動作するシフ
トレジスター、論理回路を用いて作られるサンプリング
信号で画像信号をサンプル・ホールドし、高精細な画像
表示装置を駆動することを要旨としている。

第１図は本発明の画像表示装置の駆動回路の構成図であ
る。画像信号をサンプル・ホールドするサンプリング信
号を作成するのに必要なタイミング信号を転送するシフ
トレジスターは、水平走査のスタート信号Ｄ６をデータ
入力としく１）、　（２）の様に半ビットのシフトレジ
スターを多段連結して各系統に共通している。（３）は
一相のクロックＣＬを１／Ｎ分周し、シフトレジスター
の転送クロックφ３．φ２．φ３．・・・と、一方の系
統のサンプリング信号を作成するのに必要なタイミング
信号となるＮ相の多相のクロックを作り、（４）は一相
のクロックＣＬ’を用いて他方の系統のサンプリング信
号を作成するのに必要なタイミング信号となるＮ相の多
相のクロックを作っている。（４）は（３）と同様な構
成とすることができる。リセット信号Ｒは水平帰線期間
に分周回路を初期状態にするのに用い、Ｐはサンプリン
グ信号の出力パルス幅を選定するのに用いる。論理回路
（５）は（１）のシフトレジスターの出力と、（３）及
び（４）の多相クロックからサンプリング信号を作成す
る。そのサンプリング信号でデータスイッチ　（６）、
　（１１）をオン・オフさせ、データ容量（７）、（１
２）にデータ線の画像信号ＤＡ、Ｄ”をサンプル・ホー
ルドする。

−水平走査期間の画像信号を各データ容量に蓄えた後、
水平帰線期間のイネーブル信号Ｗ。の’　１　’　　（
Ｖｆｌｆｌ）に同期してトランスファースイッチ（８）
、　（１３）をオンさせ、バッファアンプ（９）。

（１４）の入力容量に信号を転送し、バッファアンプで
低出力抵抗の信号に変換する。サンプリング信号の順序
からみて同位置の二系統のバッファアンプ（９）、（１
４）の出力は、それぞれセレクト信号Ｗ、Ｗ“で制御さ
れるセレクトスイッチ（１０）、　（１５）を介して一
つの端子に導かれ、Ｄ（１）として列電極に供給される
。（６）〜（１０）は一方の系統のサンプル・ホールド
回路、（１１）〜（１５）は他方の系統のサンプル・ホ
ールド回路である。ｗ、、ｗ、ｗ’の信号は、レベル変
換回路（１６）で’Ｏ’、’１’に相当するＶｓｓ、Ｖ
ｎｏの信号電位をＶＢＢ、Ｖ。０に変換して、各系統の
トランスファースイッチ、セレクトスイッチを開閉して
いる。画像信号がサンプル・ホールドされるデータ線は
、一方の系統が赤（Ｒ）、緑（Ｇ）、青（Ｂ）に対応す
る画像信号［ＩＡ、　ＤＩ′、　ＤＣの三本のデータ線
、他方の系統が同様な三色に対応するＤＡ′ＩＩＢ’　
、　Ｄ”の三本のデータ線で構成され、集積回路内部で
各系統で個別に配線されている。０３は集積回路最終段
のシフトレジスターのバッファ出力で、次の集積回路の
データ入力となる信号である。Ｖｏｏ、Ｖｓ−、Ｖａｎ
　（Ｖｎ＋、＞Ｖｓｓ；ｉ：Ｖａｌｌ）は回路を駆動す
る電源入力である。

［作用］ 本発明においては、サンプル・ホールド回路を集積回路
内に一系統構成し、シフトレジスターは半ビットのシフ
トレジスターを多段連結して各系統に共通としたことに
よって、従来の駆動回路のシフトレジスターに比して素
子数が同等以下である。一相のクロックを入力し、分周
してシフトレジスターの転送クロックと多相のクロック
を作り、シフトレジスターの出力と各系統の多相クロッ
クとの論理によるサンプリング信号を用いてデータ線の
画像信号をサンプル・ホールドする様にしたから、転送
クロックのスピードは低く、人力は一相のクロックで良
いため、駆動回路の信号処理が簡単である。サンプル・
ホールド回路を二系統としたことによって倍速線順次方
式で画像表示装置を駆動でき、セレクト信号Ｗ又はＷｏ
で一水平走査期間に一方の系統の画像信号を列電極に供
給すれば、単純線順次方式で駆動できる。

［実施例］ 第２図は本発明の画像表示装置の駆動回路の、二系統の
回路の転送又は多相のクロックを作成する基になるクロ
ックＣＬ、ＣＬ’を作る回路図である。一相のクロック
人力ＣＬ、はインバーター（１７）を介してＲＳフリッ
プフロップの一方のノア（１８）に入り、他方のノア（
１９）にはリセット信号Ｒ８が入る。よって（２０）を
通して出力される水平帰線期間のリセット信号ＲはＲ８
が°１゛の期間“１゛であり、Ｒ，が“Ｏｏになって後
ＣＬ、が０°になってから“Ｏｏとなる。ＣＬ。

は（１９）の出力と共にナンド（２１）に入力され、イ
ンバーター（２２）を通してＣＬが出力され、一方の系
統の基準クロックとなる。（２１）の出力はインバータ
ー（２３Ｌ遅延回路（２４）から、クロック制御型イン
バーター（２５）、又はインバーター（２７）、クロッ
ク制御型インバーター（２８）を経た後、インバーター
（２６）を通って他方の系統の基準クロックＣＬ’　と
なる。クロックの状態設定人力Ｓの“Ｏ”、’１°によ
って（２５）又は（２７）。

１ ２ （２８）の経路が選択される。Ｓが°Ｏ°では反転した
（２９）の出力で（２５）が選ばれ、（２４）によりＣ
Ｌより一定時間遅延されたクロックＣＬ’　となる。

集積回路以外に接続される遅延回路（２４）を、単に（
２３）、　（２５）の入出力端子を接続することに代え
ればＣＬと同相となる。Ｓが１°では（２８）が選ばれ
、インバーター（２７）によって一定時間にクロックの
半周期を加えた時間遅延された信号をＣＬ’とする。画
像表示装置の駆動回路を奇数列、偶数判別で基板の上下
に分けて配置すると、反対側の駆動回路にはＣＬｌの反
転クロックが入力されるから、画素ピッチはクロック半
周期に対応し、ＣＬとＣＬ’に同信号を用いると行毎に
画素ずれの無い配置、ＣＬ’が一定時間例えば１／４ク
ロック周期遅延された信号であれば隔行毎に画素が半ピ
ツチずれた配置、ＣＬ’が３／４クロック周期遅延され
た信号であれば隔行毎に一ピッチ半ずれた配置の駆動に
選択的に用いられる。

第３図は本発明の画像表示装置の駆動回路の３相のクロ
ックを作る回路図である。クロックＣＬを（３０）で１
７２分周し、イクスクルーシブオア（３４）を通して、
−ビットのシフトレジスターを３段連結したｌ／３分周
回路のクロックとしており、（３１）、　（３３）には
（３４）の出力、（３２）には（３５）によりその反転
信号を入力している。（３４）には（３０）　、　（３
３）の出力の反転信号を入力している。Ｐが“Ｏｏでは
（４５）により（３９）　、　（４０）　、　（４１）
のスイッチがオンし、イクスクルーシブオア（４２）　
、　（４３）　、　（４４）にはそれぞれＱＡとＱＣ，
ＱＢとＱＡ。

Ｑ、とＱ８が入力される。添字Ａ、Ｂ、Ｃは各々シフト
レジスター（３１）、　（３２）　、　（３３）を表し
ている。

Ｐが°１°では（３６）　、　（３７）　、　（３８）
のスイッチがオンし、（４２）　、　（４３）、　（４
４）の入力はそれぞれＱＡとＱＢ、　ＱｉとＱｃ、　Ｑ
ｃとＱＡである。出力α、α２．α３は、第５図に示す
様にクロックＣＬの３周期を１周期とし、ＰがＯ゛では
°ｌ°の期間がＣＬの２周期、Ｐが“１°では１周期と
なっており、それぞれＣＬの１周期ずれた信号となって
いる。

Ｒはイネーブル信号と同信号又は水平走査のスタート信
号ＤＢの先頭付近で°１゛となる信号で、（３０）〜（
３３）を初期化している。

第４図は本発明の画像表示装置の駆動回路の画像信号を
サンプル・ホールドするサンプリング信号を作るシフト
レジスターと論理回路の回路図である。（４７）、　＋
４８）　、　（４９）、　（５０）はデータの入力部で
あり、（４６）によるＤ３の反転信号なφ１が１°で書
き込み、φ１がＯ゛でホールドする。（５０）　、　（
５１）　、　（５２）　、　（５３）は連結されるシフ
トレジスターの１段目の半ビットのシフトレジスターで
、クロックφ１で動作し、２段目のクロックはφ２．３
段目はφ３．４段目はφ１゜・・・とじている。１段目
のシフトレジスターの出力と各系統の３相のクロックの
うちα１とα１とのノア（５４）　、　（５８）の出力
を、それぞれ（５５）〜（５７）　、　（５９）〜（６
１）でＬＤ−ＶＳＳからｖｏｏ−ｖｔｔｓにレベル変換
し、Ｄｓ（ｔ）、ｏ’、（＋）のサンプリング信号を作
っている。

第５図は第２図〜第４図に示した駆動回路のタイミング
チャートである。ＣＬ’がＣＬに対して遅延している時
間、Ｄ’、（１）、Ｄ’、（２）、Ｄ’５（３）、　−
はＤｓ（１）、ＤＩ＋（２）、Ｄｓ（３）、・・・より
、　１°　（ＶＤＤ）のサンプリングのタイミングが遅
れていて、ＰがＯｏでＣＬの２周期、Ｐが１°で１周期
のサンプリング期間となっている。各系統のサンプリン
グ信号は順次クロックＣＬの１周期ずつ、サンプリング
のタイミングがずれている。

第６図は本発明の画像表示装置の駆動回路の第２の実施
例の、画像信号をサンプル・ホールドするサンプリング
信号を作るシフトレジスターと論理回路の回路図である
。データＤｇの人力部分は第４図と同様であり、連結さ
せるシフトレジスターの転送クロックは一相でφ、であ
る。（６２）　、　（６３）はそれぞれ１段目、２段目
の半ビットのシフトレジスターである。１段目のシフト
レジスターの出力と各系統の２相のクロックのうち、α
１とα１°とのノア（６４）　、　（６５）の出力Ｑ、
　（１）、Ｑ’、　（１）で、画像表示装置の第１列の
サンプリングのタイミングを作っている。サンプル・ホ
ールド回路にはこの信号をＶｎｏ−Ｖ。か　５ ６ らＶ。Ｄ−Ｖｌｌｌにレベル変換して出力する。

第７図は第６図の駆動回路のタイミングチャートである
。ＣＬ’の“Ｏｏから１゛への立上がりは、ＣＬの立上
がりより３７４周期遅延し、転送及び各２相のクロック
φ１、ａ＋、α２α、°、α２°はＣＬの２周期を１周
期としている。

Ｑ”　ｓ　（１）、　Ｑ’　ｓ　（２）　、　”’はＱ
ｓ　（１）　、　Ｑｓ　（２）　、　・＝よりサンプリ
ングのタイミングが、ＣＬの３７４周期遅れている。

第８図は一方の系統の多相のクロック信号から他方の系
統の多相クロックを作る回路図である。一方の系統のク
ロックαｉ　（ｉ＝１．２．・・・）は（７５）　、　
（７６）　、　（７７）の半ビットのシフトレジスター
とバッファ（７８）を通し、ＣＬ’のＣＬに対する遅延
時間程度遅れた反転信号αｉ°を出力する。このシフト
レジスターのクロックＣＰとＣＰは、Ｖｌｌｌをデータ
としく６６）　、　（６７）　、　（６Ｂ）よりなる半
ビットのシフトレジスターと、（６７）の出力を（６９
）　、　（７０）で遅延し、ＣＬ’を片方の入力とする
ナンド（７１）より、（７２）又は（７３）、　（７４
）のインバーターを通して得られている。（６７）はナ
ンドでありＣＬ’　を片方、の人力とし、ｃｐとｃｐは
（６６）〜（６８）　、　（７５）〜（７７）のシフト
レジスターに示す様に、共通のクロックである。

第９図は第８図の回路のタイミングチャートである。Ｃ
Ｌ’のＣＬに対して遅延された’　ｏ　’　（Ｖｌｌｌ
ｌ）から１°（Ｖｏｏｌへの立上がりに同期してｃｐは
１°になり、（６６）より　“０°を入力し、（６６）
〜（７１）、　（７２）の伝達時間遅延して１′より　
Ｏ′に変わる。ＣＬ’が°０”では（７１）によりＣＰ
の出力は°０゛のままであり、（６７）、　（６８）に
より（６７Ｌ従って（７０）の出力をＯｏから°１°に
し、ＣＬ”が°Ｏ゛から１゛に変わるのを待つ。このよ
うな動作を繰返して図の様なクロック信号を出力してい
る。

第１０図は本発明の画像表示装置の駆動回路の第３の実
施例の画像信号をサンプル・ホールドするサンプリング
信号を作るシフトレジスターと論理回路の回路図である
。データＤ、ｌの入力部分は第４図と同様であり、連結
されるシフトレシスターの転送クロックは一相でφ１で
ある。

（７５）　、　（７６）はそれぞれ１段目、２段目の半
ビットのシフトレジスターである。１段目のシフトレジ
スターの出力Ｙ（１）と各系統の６相のクロックのうち
αｉ、　αｉ　’　（ｉ＝１．２．３）とのノア（７７
）〜（８２）の出力Ｑ、（Ｉ）、Ｑ’、（Ｉ）　（Ｉ＝
１．２．３）で第工列のサンプリングのタイミングを作
り、２段目のシフトレジスターの出力Ｙ（２）とβｉ、
βｉ°とのノア（８３）〜（８８）の出力Ｑ、（Ｊ）、
Ｑ’１１（Ｊ）　（Ｊ・４，５゜６）で第５列のサンプ
リングのタイミングを作っている。２段目以後も同様に
して奇数段のシフトレジスターの出力とαｉ、　αｉ°
、偶数段のシフトレジスターの出力とβｉ、βｉ°、と
でサンプリングのタイミングを作っている。

第１１図は６相のクロックα、〜α３．β１〜β３を作
る回路図である。第３図（３０）〜（３５）に示す１／
６分周回路の（３１）、　（３２）　、　（３３）のそ
れぞれの出力ＱＡ、ＱＡ、　Ｑ、、　Ｑ、、　Ｑｃ、　
ＱＣを用いて信号を作っている。Ｐが°Ｏ°では（１０
７）により（９５）〜（１００）が選ばれ、（１０１）
〜（１０６）によってそれぞれｑＡとＱＣ，ＱｎとＱＡ
、　ＱｃとＱＩ１、　ＱＡＰが１°では（８９）〜（９
４）が選ばれ、それぞれＱＡとＱ、　、　ＱＩｌとＱ、
、　Ｑ、とＱＡ、　ＱＡとＱ、、　ＱＢとＱ。、Ｑｃと
ＱＡのナンド出力になる。

α１°・α２°・α３°・β　＋、β２°・β３゛は第
８図と同様にして作られる。

第１２図は第１０図、第１図の駆動回路のタイミングチ
ャートである。Ｙ（１）、　Ｙ（２）、・・・はＯ°の
期間がクロックＣＬの６周期あり、α１．　α２．　α
３は奇数段のシフトレジスターの出力の°１°から“Ｏ
ｏへの変化に同期して、順次ＣＬの１周期ずつずれ、Ｐ
が“０゛ではＣＬの２周期、Ｐが“１°では１周期、Ｏ
°になっている。β１．　β２．　β３は偶数段のシフ
トレジスターの°１°から“Ｏｏへの変化に同期してい
る。従ってｑｓ（１）＋ｑｓ（２）、−１ｓ）、−・・
は“ｌ゛の期間が順次Ｃｔ、の１周期ずつ遅れたサン　
９ ブリング信号になっている。

第１３図は本発明の画像表示装置の駆動回路の第４の実
施例の、画像信号をサンプル・ホールドするサンプリン
グ信号を作るシフトレジスターと論理回路の回路図であ
る。データＤ３を転送するシフトレジスターのクロック
は一相でφ１であり、（８９）、　（９１）は１段目、
２段目の半ビットのシフトレジスターである。１段目、
２段目の出力Ｙ（１）、　Ｙ（２）のナンド（９０）の
出力Ｚ（１）、又は（９０）の出力をψ、とのノア（９
９）を介しノア（１００）　、　（１０１）とから成る
フリップフロップに通して遅延した出力Ｚ”（１）と、
多相クロックα。

α１°、α２．　α２°、αａ、　α３°とからノアの
論理信号を作り、サンプリングのタイミング信号Ｑｓ（
Ｉ）、Ｑｓ’（Ｉ）（Ｉ＝１．２．３）としている。（
１００）　。

（１０１）から成るＲ／Ｓフリップフロップは、Ｙ（１
）、Ｙ（２）がともに°１°、即ちＺ（１）が“０゛か
つψ、が０゛のタイミングで（１００）の入力が°１°
となって出力Ｚ′″（１）が０°になり、　０ ２段目、３段目の出力Ｙ（２）、　　Ｙ（３）のナンド
（９２）の出力ｚ（２）とψ１がともに°Ｏ゛になるタ
イミングでノア（１０２）の出力、即ち（１０１）の入
力が“１゛となって２１（１）の出力な°１°に戻す。

（９３）　、　（９４）　、　（９５）はそれぞれα８
．α１°。

α２と　Ｚ（１）のノア、（９６）　、　（９７）　、
　（９８）はα２°。

α３．　α３°と２′″（１）のノアである。２段目の
シフトレジスター（９１）の出力を受けてＺ　（２）　
、　Ｚ”″（２）のタイミング信号を作る（９２）、　
（１０２）、　（１０３）。

（１０４）は、それぞれ１段目の論理回路（９０）。

（９９）　、　（１００）　、　（１０１）に対応し、
３段目以降同様な回路構成を繰返している。α８．α２
．α３は第３図の回路で構成され、（１０１）、　（１
０４）の入力でＺ”（１）、Ｚ”（２）をＯ゛から°１
゛に戻す信号は、次段（７）Ｚ”″（２）、Ｚ”（３）
を“１′から°０゜にする信号を用いているが、代わり
にψ１と°Ｏ°から°１°への立ち上がりが同じで、ψ
、より　１°から°Ｏ°に立ち下がるタイミングが早い
信号を用いても良い。

　２ 第１４図は第１３図の駆動四路のタイミングチャートで
ある。シフトレジスターからの出力Ｚ（Ｉ）は転送クロ
ックφ１の立ち上がりに同期し、°０°の期間がＣＬの
３周期あり、Ｚ（Ｉ）を遅延するために用いられるクロ
ックψ１は、ＣＬの立ち上がりに同期して変化し、Ｚ”
（Ｉ）はψの立ち下がりに同期し、Ｏ°の期間がＣＬ’
の３周期あり、ψ、はＰが°１°のα２゛と同タイミン
グである。このようにシフトレジスターの出力を遅延す
るために用いられるクロックψ１は、第２図、第３図に
示した様にＱＡと同タイミングの共通なシフトレジスタ
ーの転送クロックφ１を作成する基になる一相のクロッ
クＣＬと同じか、遅延されたクロックＣＬ’を用いて作
成している。従って既に前述した様に遅延されたクロッ
クＣＬ’は、基になる一相のクロックＣＬより一定時間
、又はその一定時間にクロックの半周期を加えた時間遅
延して作られる。α、。

Ｇ２　　Ｇ３．　Ｑｌｌα２．α３°はＣＬ’の３周期
を１周期とし、Ｐが　ＯｏではＣＬ、ＣＬ’の２周期１
．Ｐが°１゛では１周期、“０°になっている。従って
ＱＳ（１）、Ｑ、（２）、Ｑ、（３）、とＱｓ’（１）
、Ｑｌｌ（２）、Ｑ、’　ｆ３）はＰの°Ｏ°又は１°
に対応してｌ°の期間がＣＬとＣＬ’の２周期又は１周
期になっていて、順次ＣＬとＣＬ’の１周期ずつ遅れた
サンプリング信号になっている。

第１５図は本発明の画像表示装置の駆動回路の第５の実
施例の、画像信号をサンプル・ホールドするサンプリン
グ信号を作るシフトレジスターと論理回路の回路図であ
る。データＤ’ｓを転送するシフトレジスターのクロッ
クは一相でφ１であり、（１０５）、　（１０６）　、
　（１０７）　、　（ＩＯ２）は、それぞれ第１３図の
（８９）、　（９０）　、　（９１）、　（９２）に対
応している。（１（１５）　、　（ｌ［１７）に見られ
る様に、奇数段と偶数段では半ビットのシフトレジスタ
ーのクロックの入り方は反転している。１段目、２段目
の出力Ｙ（１）、　　Ｙ（２）のナンド（１０６）の出
力Ｚ（１）、又は（１０６）の出力をψ、がｌ°のタイ
ミングで更に半ビットのシフトレジスター　３ （１０９）に通して遅延した出力Ｚ’（１）と、多相の
クロックαｈ　ａ＋、α２Ｉ　　Ｇ２．α３Ｉ　　Ｇ３
とからノアの論理信号を作り、サンプリングのタイミン
グ信号Ｑｓ（Ｉ）、ＱＩｌ’（Ｉ）（Ｉ＝１，２，３）
としている。（１１１）、　（１１２）、　（１１３）
はそれぞれである。この駆動回路の動作タイミングは、
ψ１の反転信号ψ１を共通なシフトレジスターの出力を
遅延するために用いている以外は第１４図と同様である
。シフトレジスターの出力を遅延するために用いられる
クロックψ１が、転送クロックφ１を作成する基になる
一相のクロックＣＬと同じか、遅延したクロックＣＬ’
を用いて作成され、ＣＬ’がＣＬより一定時間、又はそ
の一定時間にクロックの半周期を加えた時間遅延して作
られることは第４の実施例と同様である。共通なシフト
レジスター（１０５）　、　（１０７）からの出力を遅
延するシフトレジスター（１０９）　。

（１１０）は、データ入力をＺ（Ｉ）に代えテＹ（Ｉ）
と　４ し、クロックψ１の代わりに、φ、と同周期で、φ１よ
りＣＬとＣＬ’の遅延時間にＣＬの１周期加えた時間遅
延したクロックφ２°とし、出力Ｚ”　ＣＩ）とＺ”（
Ｉ＋１）　（７）ナンドの出力を、Ｚ（Ｉｌと同様に多
相のクロックとで論理信号を作るノアに入力しても同様
な機能を果すことができる。その場合、φ２゛は、第２
図、第３図のＱｌｌを第８図の回路を用いて遅延された
信号と同タイミングの信号とし、奇数段と偶数段とでク
ロックの入り方を反転させ、（１０９）　、　（１１０
）へのクロックφ２′の入り方を、（１０５）　、　（
１０７）へのクロックφ、の入り方と同様にする。

第１６図は本発明による画像表示装置の倍速線順次方式
の、画像信号ＤＡ、ＤＢ、ＤＣ，Ｄ”、Ｄ”、Ｄ”とイ
ネーブル信号Ｗ。、セレクト信号ｗ、ｗ’、行電極信号
Ｇ１、Ｇ２．Ｇ３のタイミングを示している。■β〜■
αの電位の画像信号の一水平走査期間のサンプリング期
間に続いて、Ｗｏが°１°　となる水平帰線期間があり
、二系統の内一方の系統のサンプリング画像信号を列電
極に供給するＷが“１°の期間と、他方の系統のサンプ
リング画像信号を列電極に供給するＷｏが°１゛の期間
があり、ＷｏはＷの反転信号になっている。−行目、二
行目、三行目の行電極の信号Ｇ１、Ｇ２．Ｇ３に示す様
に、各行の画素群は一水平走査期間の半分が選択期間で
あり、その選択期間と同期間毎に順次次行の画素群が選
択されている。奇数行はＷが１°、偶数行はＷｏが°１
゛の期間の画像信号を画素に入れている。画像信号はフ
ィールド毎に反転し、各画素の液晶を交流駆動する。

第１７図は本発明による画素表示装置の単純線順次方式
のタイミングを示している。−水平走査期間毎にｗ、ｗ
’を交互に°１°とし、行電極の信号は、−水平走査期
間ＶＣ＋Ｑの電位となる選択期間を有し、−フィールド
期間の残りはＶ−の電位の非選択期間であり、−水平走
査期間毎に順次次行の画素群が選択されている。

［発明の効果］ 本発明の画像表示装置の駆動回路は、シフトレジスター
とサンプル・ホールド回路を有し、画像表示装置の列電
極に画像信号を供給するについて、共通なシフトレジス
ターの出力と二系統の多相クロックとの論理によるサン
プリング信号を用いてデータ線の画像信号をサンプル・
ホールドする様にし、単純線順次方式及び倍速線順次方
式いずれの画像表示装置も駆動できる様にしたものであ
る。一相のクロックを集積回路内で分周して、転送及び
多相のクロックを作り、クロックの周波数を低く維持し
ながら高精細な画像表示装置を駆動するに足る解像度を
有している。画像表示装置の画素配置に対応した二系統
の回路のサンプリングタイミングの設定も簡単になされ
る構成であり、各系統に共通なシフトレジスターは、半
ビットのシフトレジスターを単位として多段連結して構
成し、シフトレジスターの出力を多相のクロックで分割
して使用していることから、集積回路の構成素子数も従
来より同等以下とすることができて、機能、品質面で優
れている。

　７

【図面の簡単な説明】

第１図は本発明の画像表示装置の駆動回路の構成図であ
る。 第２図は本発明の画像表示装置の駆動回路の、二系統の
回路の転送又は多相のクロックを作成する基になるクロ
ックＣＬ、ＣＬ”を作る回路図、第３図は３相のクロッ
クを作る回路図、第４図は画像信号をサンプル・ホール
ドするサンプリング信号を作るシフトレジスターと論理
回路の回路図、第５図はタイミングチャートである。第
６図は本発明の画像表示装置の駆動回路の第２の実施例
の、画像信号をサンプル・ホールドするサンプリング信
号を作るシフトレジスターと論理回路の回路図、第７図
はタイミングチャートである。第８図は本発明の画像表
示装置の駆動回路の、一方の系統の多相のクロック信号
から他方の系統の多相のクロックを作る回路図、第９図
はタイミングチャートである。 第１Ｏ図は本発明の画像表示装置の駆動回路の第３の実
施例の、画像信号をサンプル・ホール　８ ドするサンプリング信号を作るシフトレジスターと論理
回路の回路図、第１１図は６相のクロックを作る回路図
、第１２図はタイミングチャートである。 第１３図は本発明の画像表示装置の駆動回路の第４の実
施例の、画像信号をサンプル・ホールドするサンプリン
グ信号を作るシフトレジスターと論理回路の回路図、第
１４図はタイミングチャートである。 第１５図は本発明の画像表示装置の駆動回路の第５の実
施例の、画像信号をサンプル・ホールドするサンプリン
グ信号を作るシフトレジスターと論理回路の回路図であ
る。 第１６図は本発明による画像表示装置の倍速線順次方式
のタイミングチャート、第１７図は単純線順次方式のタ
イミングチャートである。 第１８図は従来の画像表示装置の駆動回路図、第１９図
は１ビツトのシフトレジスターの回路図、第２０図はタ
イミングチャートである。 （１）、（２）　　：各系統に共通なシフトレジスター
の、１段目、２段目の半ビットのシフトレジスター　（
３）ニー化より転送、及び一方の系統の多相のクロック
を作る分周及びクロック生成回路、（４）：他方の系統
の多相のクロックを作るクロック生成回路、（５）：シ
フトレジスターの出力と多相のクロックからサンプリン
グ信号を作る論理回路、（６１，（１１）　：データス
イッチ、（７）、　（１２）　：データ容量、（８）、
　（１３）　：　トランスファースイッチ、（９）、　
（１４）　：バッファアンプ、（１０）、（１５）　　
：二系統のうち一系統のサンプリング画像信号を選択す
るセレクトスイッチ、ＣＬ。 ＣＬ’　　：二系統の回路の一相のクロック入力、ＤＳ
：共通なシフトレジスターのデータ人力となる水平走査
スタート信号、ＤＡ、　ｌ）Ｂ、　ＤＣ、一方の系統の
データ線の画像信号、ｎ”、ＤＢ′、Ｄ”　　：　他方
の系統のデータ線の画像信号、Ｗｏ＝イネーブル信号、
Ｗ、Ｗ’：セレクトスイッチを制御するセレクト信号。 １ 」□ｎ４２對４ｚ躬縄ξ律４具蝕 １１１１１１１１１１１１１１１ Ｏ４ギ　谷 ａｂ ２浣８＝３雰さ出言巴澹出 ≧ ≧ ≧　八　隻　遇

Claims (1)

1. 【特許請求の範囲】 １、シフトレジスターとサンプル・ホールド回路を有す
   る画像表示装置の駆動回路におい て、サンプル・ホールド回路は二系統で、シフトレジス
   ターは半ビットのシフトレジス ターを多段連結して各系統に共通とし、一相のクロック
   を分周してシフトレジスターの転送クロックと多相のク
   ロックを作り、シフトレジスターの出力と各系統の多相
   クロックとの論理信号を用いてデータ線の画像信号をサ
   ンプル・ホールドすることを特徴とする画像表示装置の
   駆動信号。 ２、一方の系統の多相クロックを作成する基になる一相
   のクロックと同じか、遅延されたクロックを用いて、他
   方の系統の多相のクロックを作成している第１項記載の
   画像表示装置の駆動回路。 ３、遅延されたクロックは、基になる一相のクロックよ
   り一定時間、又はその一定時間にクロックの半周期を加
   えた時間遅延されて作られる第２項記載の画像表示装置
   の駆動回路。 ４、サンプリングされたデータは、イネーブル信号に同
   期してバッファアンプに転送され、サンプリングの順序
   から見て同位置の二系統の各バッファアンプ出力が、選
   択的に一つの端子に出力される第１項記載の画像表示装
   置の駆動回路。 ５、画像信号がサンプリングされるデータ線は、集積回
   路内部で各系統で個別に配線されている第１項記載の画
   像表示装置の駆動回 路。 ６、データ線の画像信号をサンプル・ホールドする信号
   は、共通なシフトレジスターの出力と多相クロックとの
   論理信号、又はシフトレジスターの出力をフリップフロ
   ップに通して遅延した出力と多相クロックとの論理信号 を用いる第１項又は第２項又は第３項又は 第４項又は第５項記載の画像表示装置の駆動回路。 ７、データ線の画像信号をサンプル・ホールドする信号
   は、共通なシフトレジスターの出力と多相クロックとの
   論理信号、又はシフトレジスターの出力を更に半ビット
   のシフトレジスターに通して遅延された出力と多相クロ
   ックとの論理信号を用いる第１項又は第２項又は第３項
   又は第４項又は第５項記載の画像表示装置の駆動回路。 ８、シフトレジスターの出力を遅延するために用いるク
   ロックは、共通なシフトレジスターの転送クロックを作
   成する基になる一相のクロックと同じか、遅延されたク
   ロックを用いて作成している第６項又は第７項記載の画
   像表示装置の駆動回路。 ９、遅延されたクロックは、基になる一相のクロックよ
   り一定時間、又はその一定時間にクロックの半周期を加
   えた時間遅延して作られる第８項記載の画像表示装置の
   駆動回路。