JPH03268324A - 半導体装置の製造方法 - Google Patents

半導体装置の製造方法

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Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 ［発明の目的］ （産業上の利用分野） 本発明は半導体装置の製造方法に関するものであり、特
に、単結晶Ａｇ配線及びそのコンタクト形成に使用され
るものである。
（従来の技術） 従来の半導体装置において、通常用いられているコンタ
クト及び配線の形成方法について、その主な工程を以下
第２図を用いて説明する。
先ず第２図（ａ）に示す如く、例えばｐ型の半導体基板
２１上に選択酸化法によって素子分離領域２２を形成し
、その後素子領域上に、熱酸化法によってゲート酸化膜
２３を１０ｎｍ程度形成する。その後、例えばｐ型にド
ープされた多結晶シリコンを２００〜３００ｎｍ程度堆
積した後、写真蝕刻法を用いて所定形状に形成して、ゲ
ート電極２４とする。さらにその後このゲート電極をマ
スクとして自己整合的に拡散層２５を、例えばＡｓを、
５０ｋｅＶの加速エネルギーで、５　Ｘ　１０１５ｃｓ
−２程度イオン注入する事によって形成する。その後層
間絶縁膜２６として、例えばＳ　ｉ　０２を化学気相成
長法によって５００〜１１０００ｎ程度堆積する。
次にこの層間絶縁膜２６を写真蝕刻法により所定形成に
開口し、拡散層及びゲート電極と、その後形成される金
属配線との接続孔となるべきコンタクトホール２７を形
成する。その後第２図（ｂ）に示す如く金属配線として
例えばＡｐ膜２８をスパッタ法によって５００ｎｍ程度
蒸着し、これを第２図（ｃ）に示す如く写真蝕刻法によ
って所定形状に形成して金属配線を得る。
（発明が解決しようとする課題） 上記の如き方法により形成した半導体装置においては、
金属配線２８としてスパッタ蒸着による多結晶ＡＩを用
いている為に、エレクトロ・マイグレーションやストレ
ス・マイグレーションに対する耐性が乏しいという問題
がある。又、これらの問題に対する信頼性を改善する為
に、Ｗ。
Ｍｏ、Ｃｕ等の高融点金属を配線として用いる方法も考
えられるが、それらの材料の比抵抗かＡ、Ｑに較べて高
い事や、Ｓｉ、ＳｉＯ２との反応を容品に起こす事等か
ら、困難な問題を多く含んでいる。そこでこれに代わる
方法として、ＣＶＤ法による単結晶Ａｌの使用が考えら
れているが、これを形成する場合、何らかのシードとな
るものが必要であり、Ｓｉ基板上に形成される層間絶縁
膜上全体に良質の単結晶ＡｆＩを形成するのは困難であ
る等で、この単結晶Ａｊ７の方法を実際の半導体装置の
配線工程に取り入れる為には何らかの工夫か必要である
。
本発明は、前述した実情に鑑みて成されたものであり、
単結晶のＡ、Ｑを層間絶縁膜上全体に形成でき、かつい
ずれの導伝型の拡散層に対しても、低抵抗のコンタクト
が形成できる半導体装置の製造方法を提供するものであ
る。
［発明の構成コ （課題を解決するための手段と作用） 本発明は、単結晶基板上に絶縁膜を被覆した構造を有し
、前記絶縁膜上に形成されるＡＩ配線と前記単結晶基板
に形成されかつ不純物の添加された拡散層とを接続する
半導体装置の製造方法において、前記拡散層上の前記絶
縁膜のコンタクトホールの底部に露出した前記拡散層の
前記単結晶基板を種として、その後前記絶縁膜上及び前
記コンタクトホール底部の単結晶基板上に堆積されかつ
不純物を添加しない非晶質半導体膜を単結晶化し、その
後この単結晶化された半導体膜上に単結晶ＡＭを形成し
、その後、前記コンタクトホール内の単結晶ＡＩを除去
し、その単結晶Ａｉｌ除去領域にタングステンを埋め込
み、かつその際に前記コンタクトホール底部に存在する
不純物を添加しない単結晶半導体膜を還元反応させるこ
とを特徴とする半導体装置の製造方法である。
即ち本発明は、絶縁膜にコンタクトホールを設けた段階
で、単結晶基板上の絶縁膜上を含む表面全面に、不純物
を添加しない非晶質半導体膜を形成する。この非晶質膜
は、コンタクトホールから露出した単結晶半導体をシー
ドとして全面的に単結晶化されやすい。このためこの単
結晶化された半導体膜上に形成されるＡＩ膜も全面的に
単結晶化されやすくなるものである。また上記コンタク
トホール底部にも上記非晶質膜は形成され、単結晶化さ
れるが、この半導体膜は不純物を含まないものであった
ため、導電性が悪く、コンタクトホールにおいて単結晶
基板と単結晶Ａｌとの間の抵抗が大となってしまう。そ
こでコンタクトホール内の単結晶１を除去し、このｌ除
去部にＷを埋め込み、上記不純物を添加しない単結晶半
導体膜を還元反応させてＷと置換し、該Ｗとその下の拡
散層が直接接触して低抵抗のコンタクトか形成できるも
のである。
（実施例） 以下第１図を用いて本発明の詳細な説明する。
先ず第１図（ａ）に示す如く、例えばｐ型の半導体基板
１上に、選択酸化法によって素子分離領域２を形成し、
その後素子領域上に熱酸化法によってゲート酸化膜３を
１０ｎｍ程度堆積する。その後例えばｎ型の不純物を添
加した多結晶Ｓｔを２００〜３００ｎｍ程度堆積した後
、写真蝕刻法を用いて所定形状に形成してゲート電極４
とする。
さらにその後このゲート電極４をマスクとして自己整合
的に拡散層５を、例えばＡｓを５０ｋｅＶの加速エネル
ギーで５×１０１５ＣＩ１１″′程度イオン注入する事
によって形成する。その後層間絶縁膜６として、例えば
５ｉ０２を化学気相成長法によって５００〜１１０００
ｎ程度堆積する。次にこの層間絶縁膜６に写真蝕刻法に
よって所定形状に開口部分を設け、拡散層及びゲート電
極と、その後形成される金属配線との接続孔となるべき
コンタクトホール７を形成する。その後この構造に対し
て化学気相成長法等によって非晶質のＳｉ膜８を１１０
０ｎ程度堆積する。
次に第１図（ｂ）に示す如く、前述した非晶質Ｓｉ膜８
を、例えば５００〜６００℃程度の熱処理によってコン
タクトホール７の底部に存在する基板単結晶Ｓｉシード
として同相エピタキシャル成長させ単結晶化する。その
後、この単結晶化されたＳｉ膜８□上に、例えば熱ＣＶ
Ｄ法等を用いて、単結晶のＡｌ１９を５０００人程度堆
積する。
その後第１図（ｃ）に示す如く写真蝕刻法を用いて、前
述したコンタクトホール７の領域を含む近傍のＡｆｉを
除去して再びコンタクトホール７１を形成する。
次に第１図（ｄ）の如く、前述したコンタクトホール７
１に対して、例えばＷＦ６を用いた化学気相成長法によ
り、Ｗ層１０を、露出したＳｉ基板上に選択的に堆積す
る。この時コンタクトホール底部に存在した不純物を添
加しないＳｉ膜８Ｉは、Ｗ層１０を堆積する際に還元さ
れてしまい、Ｗ層１０は、不純物が添加されたＳｉ拡散
層５と直接接触する。その後第１図（ｅ）に示す如く前
述した単結晶Ａ１層９を写真蝕刻法によって所定形状に
形成し、金属配線層９１を得る。
第１図の製造方法によれば、単結晶化されたＳｉ膜８．
上にＡ１層９を形成するため、層間絶縁膜６上に直接Ａ
ｇ膜を形成する場合に比べ、Ａｆｉ膜９を単結晶化しや
すいし、良質の単結晶Ａｌ膜９を得ることができる。又
、ＡＩＩを単結晶化する際にＳｉ中へのアロイスパイク
が問題となるが、本実施例では、コンタクトホール底部
の拡散層５上にさらにＳｉ膜８□を堆積している為に、
アロイスパイクが拡散層に突き抜けるのを防止する事が
できる。又、本実施例では、コンタクトホール底部の不
純物を添加しないＳｉ層８□をＷ層１０で還元してしま
う為に、Ｗ層１０は基板の拡散層５と直接接触する事に
なり、拡散層５の導伝型に関わらずに低抵抗のコンタク
トを形成する事ができる。またＷ層１０はコンタクトホ
ール７を埋めつくしてしまうので、配線層表面を全体的
にフラットにすることができる。
なお本発明は本実施例のみに係わらず種々の応用が可能
である。例えば本実施例においては、コンタクトホール
底部の単結晶Ｓｉをシードとした非晶質Ｓｉのエピタキ
シャル成長において、固相成長を用いているが、これに
限る必要はなく、他の溶融して再結晶化する方法等を用
いてもよい。
又、単結晶Ａｇを堆積する方法に関しても、化学気相成
長法に限る必要はなく、クラスターイオンビーム法等を
用いて行なってもよい。さらに、本実施例においてはコ
ンタクトホールを埋め込む方法として、Ｓｉ上に選択的
にＷを形成する方法を用いているが、これに限る必要は
なく、Ｗを全面に堆積してその後エッチ・バックする方
法を用いてもよい。又、本実施例においては、コンタク
トホール部の単結晶Ａｆｆを除去する為の写真蝕刻と、
金属配線の形成を行なう為の写真蝕刻とを別々に行なっ
ているが、コンタクトを埋込む際に用いるＷの堆積を、
実施例に示したようなＳｉに選択的に堆積する方法とす
れば、前述した写真蝕刻は、−度ですませてもかまわな
い。また本発明においては、ＡＸ）膜下に配置する単結
晶半導体膜は、純粋単結晶でなく、多少の粒界（粒径か
１０μ以上の単結晶、または多結晶となる）があっても
よい。
〔発明の効果〕
本発明で述べた製造方法を用いる事により、金属配線層
として単結晶化されたＡＮを用いる事ができる為に高速
・高信頼性の集積回路を得る事ができる。又、Ａｆｉを
単結晶化する際にＳｉ中へのアロイスパイクが問題とな
るが本発明では、コンタクトホール底部の拡散層上にさ
らにＳｉを堆積している為にアロイスパイクが拡散層に
突き抜けるのを防止する事ができる。又、本発明ではコ
ンタクトホール底部の不純物を添加しないＳ１層をＷで
還元してしまう為に、Ｗは基板の拡散層と直接接触する
事になり、拡散層の導伝型に関わらずに低抵抗のコンタ
クトを形成する事ができるなどの利点が得られるもので
ある。
【図面の簡単な説明】
第１図は本発明の一実施例の工程図、第２図は従来例の
工程図である。 １・・・半導体基板、２・・・素子分離用酸化膜、３・
・・ゲート酸化膜、４・・・ゲート電極、５・・・拡散
層、６・・・層間絶縁膜、７，７．・・・コンタクトホ
ール、８・・・非晶質Ｓｉ膜、８１・・・単結晶Ｓｉ膜
、９・・・単結晶ＡＩ、１０・・・タングステン。

Claims (1)

    【特許請求の範囲】
  1. 単結晶基板上に絶縁膜を被覆した構造を有し、前記絶縁
    膜上に形成されるＡｌ配線と前記単結晶基板に形成され
    かつ不純物の添加された拡散層とを接続する半導体装置
    の製造方法において、前記拡散層上の前記絶縁膜のコン
    タクトホールの底部に露出した前記拡散層の前記単結晶
    基板を種として、その後前記絶縁膜上及び前記コンタク
    トホール底部の単結晶基板上に堆積された不純物を添加
    しない非晶質半導体膜を単結晶化し、その後この単結晶
    化された半導体膜上に単結晶Ａｌを形成し、その後、前
    記コンタクトホール内の単結晶Ａｌを除去し、その単結
    晶Ａｌ除去領域にタングステンを埋め込み、かつその際
    に前記コンタクトホール底部に存在する前記不純物を添
    加しない単結晶半導体膜を還元反応させることを特徴と
    する半導体装置の製造方法。
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Families Citing this family (5)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPH0456325A (ja) * 1990-06-26 1992-02-24 Mitsubishi Electric Corp 半導体装置およびその製造方法
US6001685A (en) * 1993-12-21 1999-12-14 Hyundai Electronics Industries Co., Ltd. Method of making a semiconductor device
KR0172851B1 (ko) * 1995-12-19 1999-03-30 문정환 반도체 장치의 배선방법
US6734564B1 (en) * 1999-01-04 2004-05-11 International Business Machines Corporation Specially shaped contact via and integrated circuit therewith
US6815256B2 (en) * 2002-12-23 2004-11-09 Intel Corporation Silicon building blocks in integrated circuit packaging

Family Cites Families (8)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPS60157237A (ja) * 1984-01-26 1985-08-17 Fujitsu Ltd 半導体装置の製造方法
US4960732A (en) * 1987-02-19 1990-10-02 Advanced Micro Devices, Inc. Contact plug and interconnect employing a barrier lining and a backfilled conductor material
JPS6430219A (en) * 1987-07-24 1989-02-01 Matsushita Electric Ind Co Ltd Selective deposition of metal
JPS6437050A (en) * 1987-07-31 1989-02-07 Nec Corp Semiconductor device
US4996133A (en) * 1987-07-31 1991-02-26 Texas Instruments Incorporated Self-aligned tungsten-filled via process and via formed thereby
JPS6437051A (en) * 1987-07-31 1989-02-07 Nec Corp Manufacture of semiconductor device
JPS6449225A (en) * 1987-08-20 1989-02-23 Nec Corp Manufacture of semiconductor device
US4961822A (en) * 1989-04-17 1990-10-09 Liao Kuan Y Fully recessed interconnection scheme with titanium-tungsten and selective CVD tungsten

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