JPH03265157A - 半導体基板の製造方法 - Google Patents
半導体基板の製造方法Info
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- JPH03265157A JPH03265157A JP6480990A JP6480990A JPH03265157A JP H03265157 A JPH03265157 A JP H03265157A JP 6480990 A JP6480990 A JP 6480990A JP 6480990 A JP6480990 A JP 6480990A JP H03265157 A JPH03265157 A JP H03265157A
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- VYPSYNLAJGMNEJ-UHFFFAOYSA-N Silicium dioxide Chemical compound O=[Si]=O VYPSYNLAJGMNEJ-UHFFFAOYSA-N 0.000 claims description 11
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Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
［産業上の利用分野］
この発明は、半導体基板の製造方法に関し、特に、シリ
コン基板上のシリコン酸化膜上に単結晶シリコン層を有
する構造の半導体基板の製造方法に関する。
コン基板上のシリコン酸化膜上に単結晶シリコン層を有
する構造の半導体基板の製造方法に関する。
［発明の概要］
この発明は、第一の不純物濃度の高いシリコン基板上に
、ＭＬＥ装置を用いて不純物濃度の低い単結晶シリコン
層を形成した後に、前記不純物濃度の低い単結晶シリコ
ン層上に薄いシリコン熱酸化膜を形成する工程と、前記
薄いシリコン熱酸化膜上にＣＶＤシリコン酸化膜を形成
する工程と、前記ＣＶＤシリコン酸化膜を接合面として
８５０°Ｃ以下の低温で第二のシリコン基板と接合する
工程と、研磨および不純物濃度選択性エツチングを用い
て前記不純物濃度の高いシリコン基板のみを除去し、前
記不純物濃度の低い単結晶シリコン層を前記薄いシリコ
ン熱酸化股上に残す工程から成って、前記不純物濃度の
低い単結晶シリコン層の膜厚を５０００Å以下に均一に
制御できるようにしたものである。
、ＭＬＥ装置を用いて不純物濃度の低い単結晶シリコン
層を形成した後に、前記不純物濃度の低い単結晶シリコ
ン層上に薄いシリコン熱酸化膜を形成する工程と、前記
薄いシリコン熱酸化膜上にＣＶＤシリコン酸化膜を形成
する工程と、前記ＣＶＤシリコン酸化膜を接合面として
８５０°Ｃ以下の低温で第二のシリコン基板と接合する
工程と、研磨および不純物濃度選択性エツチングを用い
て前記不純物濃度の高いシリコン基板のみを除去し、前
記不純物濃度の低い単結晶シリコン層を前記薄いシリコ
ン熱酸化股上に残す工程から成って、前記不純物濃度の
低い単結晶シリコン層の膜厚を５０００Å以下に均一に
制御できるようにしたものである。
［従来の技術］
従来、第２図（ａ）〜（ｃ）に示すような半導体基板の
製造方法が知られていた。まず第一の不純物濃度の高い
シリコン基板１上に通常のエピタキシャル装置により不
純物濃度の低い単結晶シリコン層２を形成した後、不純
物濃度の低い単結晶シリコン層２上にシリコン熱酸化膜
６を形成する（第２図（ａ））。次にシリコン熱酸化膜
６を接合面側として第一の不純物濃度の高いシリコン基
板１を第二のシリコン基板５と１０００℃〜１２００′
Ｃにおいて接合する（第２図（ｂ））。この後、ＨＦ
： ＨＮ○、： ＣＨ，Ｃ００Ｈ＝１ ： ３ ：８の
エツチング液をもって第一の不純物濃度の高いシリコン
基板１を選択的にエツチング除去し、デバイス形成層と
なる不純物濃度の低い単結晶シリコン層２を残す（第２
図（Ｃ））。
製造方法が知られていた。まず第一の不純物濃度の高い
シリコン基板１上に通常のエピタキシャル装置により不
純物濃度の低い単結晶シリコン層２を形成した後、不純
物濃度の低い単結晶シリコン層２上にシリコン熱酸化膜
６を形成する（第２図（ａ））。次にシリコン熱酸化膜
６を接合面側として第一の不純物濃度の高いシリコン基
板１を第二のシリコン基板５と１０００℃〜１２００′
Ｃにおいて接合する（第２図（ｂ））。この後、ＨＦ
： ＨＮ○、： ＣＨ，Ｃ００Ｈ＝１ ： ３ ：８の
エツチング液をもって第一の不純物濃度の高いシリコン
基板１を選択的にエツチング除去し、デバイス形成層と
なる不純物濃度の低い単結晶シリコン層２を残す（第２
図（Ｃ））。
［発明が解決しようとする課題］
しかし、従来の製造方法により得られる半導体基板は、
通常のエピタキシャル装置により不純物濃度の低い単結
晶シリコン層２を形成しているため、その膜厚の制御性
があまり良くなく、基板内で膜厚のバラツキを生じやす
い。また、高いエピタキシャル成長温度により、第一の
不純物濃度の高いシリコン基板ｌより不純物濃度の低い
単結晶シリコン層２へ不純物が拡散してしまい、後の不
純物濃度選択性エツチング工程において、不純物濃度の
低い単結晶シリコン層２の一部らエツチングされてしま
い、均一な膜厚制御が困難となるという欠点があった。
通常のエピタキシャル装置により不純物濃度の低い単結
晶シリコン層２を形成しているため、その膜厚の制御性
があまり良くなく、基板内で膜厚のバラツキを生じやす
い。また、高いエピタキシャル成長温度により、第一の
不純物濃度の高いシリコン基板ｌより不純物濃度の低い
単結晶シリコン層２へ不純物が拡散してしまい、後の不
純物濃度選択性エツチング工程において、不純物濃度の
低い単結晶シリコン層２の一部らエツチングされてしま
い、均一な膜厚制御が困難となるという欠点があった。
そこで、この発明は、従来のこのような課題を解決する
ために、不純物濃度の低い単結晶シリコン層２の膜厚が
基板全面にわたり５０００Å以下に均一に制御された半
導体基板の製造方法を得ることを目的としている。
ために、不純物濃度の低い単結晶シリコン層２の膜厚が
基板全面にわたり５０００Å以下に均一に制御された半
導体基板の製造方法を得ることを目的としている。
［課題を解決するための手段］
上記課題を解決するために、この発明は第一の不純物濃
度の高いシリコン基板上にＭＬＥ装置を用いて不純物濃
度の低い単結晶シリコン層を形成し、その表面に薄いシ
リコン熱酸化膜を形成した後にＣＶＤシリコン酸化膜を
堆積する工程と、ＣＶＤシリコン酸化膜表面と第二のシ
リコン基板表面を合わせる向きで第一の不純物濃度の高
いシリコン基板と第二のシリコン基板を８５０°Ｃ以下
の低温で接合する工程と、研磨及び不純物濃度選択性エ
ツチングにより第一の不純物濃度の高いシリコン基板の
みを除去する工程をとることにより、不純物濃度の低い
単結晶シリコン層の膜厚を基板全面にわたり、５０００
Å以下に均一に制御できるようにした。
度の高いシリコン基板上にＭＬＥ装置を用いて不純物濃
度の低い単結晶シリコン層を形成し、その表面に薄いシ
リコン熱酸化膜を形成した後にＣＶＤシリコン酸化膜を
堆積する工程と、ＣＶＤシリコン酸化膜表面と第二のシ
リコン基板表面を合わせる向きで第一の不純物濃度の高
いシリコン基板と第二のシリコン基板を８５０°Ｃ以下
の低温で接合する工程と、研磨及び不純物濃度選択性エ
ツチングにより第一の不純物濃度の高いシリコン基板の
みを除去する工程をとることにより、不純物濃度の低い
単結晶シリコン層の膜厚を基板全面にわたり、５０００
Å以下に均一に制御できるようにした。
［作用］
不純物濃度の低い、後にデバイス形成層となる単結晶シ
リコン層をＭＬＥ装置を用いて形成することにより、膜
厚の制御性に優れ、低いエピタキシャル温度によって第
一の不純物濃度の高いシリコン基板からの不純物の拡散
を防止することができる。また、基板接合温度ら低いの
で接合時の不純物拡散も防止できる。以上のことから後
の不純物濃度選択性エツチング工程において、不純物濃
度の低い単結晶シリコン層がエツチングされることが防
止できる。さらに、不純物濃度の低い単結晶シリコン層
は、後にデバイス形成層となるが、支持基板との間に介
在する絶縁層の大部分をＣＶＤシリコン酸化膜で形成し
ているため、不純物濃度の低い単結晶シリコン層の熱酸
化による膜厚減少は、はとんどない。以上のことから基
板全面にわたり、不純物濃度の低い単結晶シリコン層の
膜厚を５０００Å以下に均一に制御することができる。
リコン層をＭＬＥ装置を用いて形成することにより、膜
厚の制御性に優れ、低いエピタキシャル温度によって第
一の不純物濃度の高いシリコン基板からの不純物の拡散
を防止することができる。また、基板接合温度ら低いの
で接合時の不純物拡散も防止できる。以上のことから後
の不純物濃度選択性エツチング工程において、不純物濃
度の低い単結晶シリコン層がエツチングされることが防
止できる。さらに、不純物濃度の低い単結晶シリコン層
は、後にデバイス形成層となるが、支持基板との間に介
在する絶縁層の大部分をＣＶＤシリコン酸化膜で形成し
ているため、不純物濃度の低い単結晶シリコン層の熱酸
化による膜厚減少は、はとんどない。以上のことから基
板全面にわたり、不純物濃度の低い単結晶シリコン層の
膜厚を５０００Å以下に均一に制御することができる。
また、基板完成時にデバイス形成層となる不純物濃度の
低い単結晶シリコン底面は、シリコン熱酸化膜と界面を
成しているため、デバイスを形成した際、絶縁層との界
面でのリーク等の問題も心配されず、良好な界面を形成
することができる。
低い単結晶シリコン底面は、シリコン熱酸化膜と界面を
成しているため、デバイスを形成した際、絶縁層との界
面でのリーク等の問題も心配されず、良好な界面を形成
することができる。
［実施例］
以下にこの発明の実施例を図面に基いて説明する。第１
図（ａ）〜（Ｃ）は、この発明による半導体基板の製造
方法の工程断面図である。まず、第一の不純物濃度の高
いシリコン基板１上にＭＬＥ装置により不純物濃度の低
い単結晶シリコン層２を例えば３０００人形成し、表面
に薄いシリコン熱酸化膜３を例えば１００Ａ形成した後
、厚いＣＶＤシリコン酸化膜４を例えば１μｍ堆積する
（第１図（ａ））、次に厚いＣＶＤシリコン酸化膜４を
接合面側とし、第一の不純物濃度の高いシリコン基板１
を第二のシリコン基板５と８５０℃以下の温度において
密着、接合する（第１図（ｂ））、次に第一の不純物濃
度の高いシリコン基板１の裏面より研磨により大部分の
第一の不純物濃度の高いシリコン基板１を除去し、つづ
いて、不純物濃度選択性エツチング（エッチャントＨＦ
：ＨＮＯ，：ＣＨｓ Ｃ○○Ｈ＝１：３：８）によって
残りの第一の不純物濃度の高いシリコン基板１を除去す
る（第１図（ｃ））。
図（ａ）〜（Ｃ）は、この発明による半導体基板の製造
方法の工程断面図である。まず、第一の不純物濃度の高
いシリコン基板１上にＭＬＥ装置により不純物濃度の低
い単結晶シリコン層２を例えば３０００人形成し、表面
に薄いシリコン熱酸化膜３を例えば１００Ａ形成した後
、厚いＣＶＤシリコン酸化膜４を例えば１μｍ堆積する
（第１図（ａ））、次に厚いＣＶＤシリコン酸化膜４を
接合面側とし、第一の不純物濃度の高いシリコン基板１
を第二のシリコン基板５と８５０℃以下の温度において
密着、接合する（第１図（ｂ））、次に第一の不純物濃
度の高いシリコン基板１の裏面より研磨により大部分の
第一の不純物濃度の高いシリコン基板１を除去し、つづ
いて、不純物濃度選択性エツチング（エッチャントＨＦ
：ＨＮＯ，：ＣＨｓ Ｃ○○Ｈ＝１：３：８）によって
残りの第一の不純物濃度の高いシリコン基板１を除去す
る（第１図（ｃ））。
［発明の効果１
この発明は以上説明したように、不純物濃度の低いシリ
コン単結晶層をＭＬＥ装置により形成し、接合温度を８
５０℃以下とすることにより、不純物濃度の低いシリコ
ン単結晶層内への不純物の拡散を防止し、エツチング時
に良好な選択性を保つことができる。したがって、基板
内で膜厚の均一な不純物濃度の低いシリコン単結晶を得
ることができるという効果がある。
コン単結晶層をＭＬＥ装置により形成し、接合温度を８
５０℃以下とすることにより、不純物濃度の低いシリコ
ン単結晶層内への不純物の拡散を防止し、エツチング時
に良好な選択性を保つことができる。したがって、基板
内で膜厚の均一な不純物濃度の低いシリコン単結晶を得
ることができるという効果がある。
また、完成時にデバイス形成層となる不純物濃度の低い
単結晶シリコン層底部は、シリコン熱酸化膜と接してお
り、良好な界面状態、絶縁性力５得られるので、デバイ
ス形成時に悪影響がなし）とし＼う効果がある。
単結晶シリコン層底部は、シリコン熱酸化膜と接してお
り、良好な界面状態、絶縁性力５得られるので、デバイ
ス形成時に悪影響がなし）とし＼う効果がある。
第１図（ａ）〜（Ｃ）は本発明による半導体基板の製造
方法の工程順断面図、第２図（ａ）〜（ｃ）は従来の製
造方法による半導体基板の工程順断面図を示す。 １・・第一の不純物濃度の高いシリコン基板２・・不純
物濃度の低い単結晶シリコン層３・・薄いシリコン熱酸
化膜 ４・・厚いＣＶＤシリコン酸化膜 ５・・第二のシリコン基板 ６・・シリコン熱酸化膜 以上
方法の工程順断面図、第２図（ａ）〜（ｃ）は従来の製
造方法による半導体基板の工程順断面図を示す。 １・・第一の不純物濃度の高いシリコン基板２・・不純
物濃度の低い単結晶シリコン層３・・薄いシリコン熱酸
化膜 ４・・厚いＣＶＤシリコン酸化膜 ５・・第二のシリコン基板 ６・・シリコン熱酸化膜 以上
Claims (1)
- 第一の不純物濃度の高いシリコン基板上にＭＬＥ（モ
レキュラーレイヤーエピタキシー）装置を用いて不純物
濃度の低い単結晶シリコン層を形成した後に、前記不純
物濃度の低い単結晶シリコン層上に薄いシリコン熱酸化
膜を形成する工程と、前記薄いシリコン熱酸化膜上にＣ
ＶＤシリコン酸化膜を形成する工程と、前記ＣＶＤシリ
コン酸化膜を接合面として８５０℃以下の低温で第二の
シリコン基板と接合する工程と、研磨および不純物選択
性エッチングを用いて前記第一の不純物濃度の高いシリ
コン基板のみを除去し、前記不純物濃度の低い単結晶シ
リコン層を前記薄いシリコン熱酸化膜上に残す工程を有
することを特徴とする半導体基板の製造方法。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP6480990A JPH03265157A (ja) | 1990-03-15 | 1990-03-15 | 半導体基板の製造方法 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP6480990A JPH03265157A (ja) | 1990-03-15 | 1990-03-15 | 半導体基板の製造方法 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH03265157A true JPH03265157A (ja) | 1991-11-26 |
Family
ID=13268947
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP6480990A Pending JPH03265157A (ja) | 1990-03-15 | 1990-03-15 | 半導体基板の製造方法 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH03265157A (ja) |
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| EP0692821A3 (en) * | 1994-07-11 | 1996-08-07 | Mitsubishi Electric Corp | Method of manufacturing a semiconductor layer |
| CN110168751A (zh) * | 2016-12-27 | 2019-08-23 | 艾利迪公司 | 包括蚀刻生长衬底后部面的步骤的用于制造光电设备的方法 |
-
1990
- 1990-03-15 JP JP6480990A patent/JPH03265157A/ja active Pending
Cited By (4)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| EP0692821A3 (en) * | 1994-07-11 | 1996-08-07 | Mitsubishi Electric Corp | Method of manufacturing a semiconductor layer |
| CN110168751A (zh) * | 2016-12-27 | 2019-08-23 | 艾利迪公司 | 包括蚀刻生长衬底后部面的步骤的用于制造光电设备的方法 |
| JP2020515040A (ja) * | 2016-12-27 | 2020-05-21 | アレディア | 成長基板の裏面をエッチングするステップを含む光電子デバイスの製造方法 |
| CN110168751B (zh) * | 2016-12-27 | 2022-09-20 | 艾利迪公司 | 包括蚀刻生长衬底后部面的步骤的用于制造光电设备的方法 |
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