JPH08222625A - 誘電体分離基板の製造方法 - Google Patents
誘電体分離基板の製造方法Info
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- JPH08222625A JPH08222625A JP2148495A JP2148495A JPH08222625A JP H08222625 A JPH08222625 A JP H08222625A JP 2148495 A JP2148495 A JP 2148495A JP 2148495 A JP2148495 A JP 2148495A JP H08222625 A JPH08222625 A JP H08222625A
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- Japan
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- dielectric isolation
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Abstract
(57)【要約】
【目的】誘電体分離基板の製造方法において、分離用基
板に堆積する多結晶シリコン層中に単結晶シリコン層を
設け、基板上に格子状に配置することにより、高温熱処
理により生じる基板の湾曲を防止する。 【構成】誘電体分離基板の製造方法において、集積回路
として使用しない部分の絶縁膜を除去して、気相成長法
により多結晶シリコン層中に単結晶シリコン層を形成す
る。 【効果】湾曲がほとんど生じない誘電体分離基板が得ら
れる。
板に堆積する多結晶シリコン層中に単結晶シリコン層を
設け、基板上に格子状に配置することにより、高温熱処
理により生じる基板の湾曲を防止する。 【構成】誘電体分離基板の製造方法において、集積回路
として使用しない部分の絶縁膜を除去して、気相成長法
により多結晶シリコン層中に単結晶シリコン層を形成す
る。 【効果】湾曲がほとんど生じない誘電体分離基板が得ら
れる。
Description
【０００１】
【産業上の利用分野】本発明は、半導体装置の製造方法
に係り、特に誘電体分離基板の製造方法に関する。
に係り、特に誘電体分離基板の製造方法に関する。
【０００２】
【従来の技術】従来の誘電体分離基板の製造方法は、図
４に示すように（ａ）単結晶シリコン基板１の一主面上
に所要の数および形状の分離溝２をエッチング等により
形成し、この分離溝２を形成した面に絶縁膜３を被着形
成し、次に、（ｂ）絶縁膜３上に気相成長法にて多結晶
シリコン層６を堆積し、（ｃ）多結晶シリコン層６の表
面に研削，研磨を実施して分離用基板９を製造する。
４に示すように（ａ）単結晶シリコン基板１の一主面上
に所要の数および形状の分離溝２をエッチング等により
形成し、この分離溝２を形成した面に絶縁膜３を被着形
成し、次に、（ｂ）絶縁膜３上に気相成長法にて多結晶
シリコン層６を堆積し、（ｃ）多結晶シリコン層６の表
面に研削，研磨を実施して分離用基板９を製造する。
【０００３】さらに、（ｄ）分離用基板９の研磨された
表面と、もう一方の支持体単結晶シリコン基板１０とを
貼り合わせ、（ｅ）分離用基板９のもう一方の面を研
削，研磨して誘電体分離基板１３を製造する。
表面と、もう一方の支持体単結晶シリコン基板１０とを
貼り合わせ、（ｅ）分離用基板９のもう一方の面を研
削，研磨して誘電体分離基板１３を製造する。
【０００４】なお、この種の製造方法として関連するも
のは、例えば特公昭58−45182 号が挙げられる。
のは、例えば特公昭58−45182 号が挙げられる。
【０００５】
【発明が解決しようとする課題】従来の技術は、絶縁膜
を被着した分離用基板上に気相成長法により多結晶シリ
コン層のみを堆積し、表面を研削，研磨して、その後に
支持体層となる単結晶シリコン基板を貼り合わせし、分
離用基板のもう一方の面を研削，研磨して誘電体分離基
板を製造するため、分離用基板上に気相成長法で高温か
ら室温まで温度を下げたときや集積回路を形成する製造
工程において高温熱処理の時に、単結晶シリコンと多結
晶シリコンとの熱膨張係数の違いおよび多結晶シリコン
の収縮等により基板自体に湾曲が生じるという問題点が
あった。
を被着した分離用基板上に気相成長法により多結晶シリ
コン層のみを堆積し、表面を研削，研磨して、その後に
支持体層となる単結晶シリコン基板を貼り合わせし、分
離用基板のもう一方の面を研削，研磨して誘電体分離基
板を製造するため、分離用基板上に気相成長法で高温か
ら室温まで温度を下げたときや集積回路を形成する製造
工程において高温熱処理の時に、単結晶シリコンと多結
晶シリコンとの熱膨張係数の違いおよび多結晶シリコン
の収縮等により基板自体に湾曲が生じるという問題点が
あった。
【０００６】この基板の湾曲は、集積回路のパターン形
成工程での拡散層の窓空け、特に、微細加工技術が必須
となるコンタクトの窓空けおよび電極配線形成時、精度
や均一性を著しく悪くし、製品歩留を低下させる要因と
なっていた。
成工程での拡散層の窓空け、特に、微細加工技術が必須
となるコンタクトの窓空けおよび電極配線形成時、精度
や均一性を著しく悪くし、製品歩留を低下させる要因と
なっていた。
【０００７】本発明の目的は、上記した基板に湾曲が生
じない構造の誘電体分離基板を提供するものである。
じない構造の誘電体分離基板を提供するものである。
【０００８】
【課題を解決するための手段】気相成長法で高温から室
温まで温度を下げたとき、また集積回路を形成する製造
工程の高温熱処理時に生じる誘電体分離基板の湾曲は、
単結晶シリコンと多結晶シリコンとの熱膨張係数の違う
バイメタル構造および多結晶シリコンの収縮等により発
生する。従って、多結晶シリコン層に部分的に単結晶シ
リコン層を形成し、その配列を最適化することにより基
板自体の湾曲を防止できることに着目した。
温まで温度を下げたとき、また集積回路を形成する製造
工程の高温熱処理時に生じる誘電体分離基板の湾曲は、
単結晶シリコンと多結晶シリコンとの熱膨張係数の違う
バイメタル構造および多結晶シリコンの収縮等により発
生する。従って、多結晶シリコン層に部分的に単結晶シ
リコン層を形成し、その配列を最適化することにより基
板自体の湾曲を防止できることに着目した。
【０００９】すなわち、本発明は、一主面上に溝を有す
る単結晶シリコン基板に絶縁膜を被着形成後、集積回路
として使用しない部分の絶縁膜を除去すると、気相成長
時に、絶縁膜が形成されている部分は多結晶シリコン層
が堆積され、絶縁膜が除去されている部分は下地となる
単結晶シリコンと同様の単結晶シリコン層が堆積される
ため、熱膨張係数の違いおよび多結晶シリコンの収縮が
緩和されること、および上記構造を誘電体分離基板全体
に配列することにより湾曲を防止できる。
る単結晶シリコン基板に絶縁膜を被着形成後、集積回路
として使用しない部分の絶縁膜を除去すると、気相成長
時に、絶縁膜が形成されている部分は多結晶シリコン層
が堆積され、絶縁膜が除去されている部分は下地となる
単結晶シリコンと同様の単結晶シリコン層が堆積される
ため、熱膨張係数の違いおよび多結晶シリコンの収縮が
緩和されること、および上記構造を誘電体分離基板全体
に配列することにより湾曲を防止できる。
【００１０】
【作用】気相成長法で高温から室温まで温度を下げたと
き、また集積回路を形成する製造工程の高温熱処理時に
生じる誘電体分離基板の湾曲は、単結晶シリコンと多結
晶シリコンとの熱膨張係数の違うバイメタル構造および
多結晶シリコンの収縮により発生する。
き、また集積回路を形成する製造工程の高温熱処理時に
生じる誘電体分離基板の湾曲は、単結晶シリコンと多結
晶シリコンとの熱膨張係数の違うバイメタル構造および
多結晶シリコンの収縮により発生する。
【００１１】熱膨張係数は、単結晶シリコンが３.０×
１０-6℃-1 、多結晶シリコンが約４.５×１０-5℃-1
であるから、高温の熱処理から室温まで温度を下げてい
くと収縮率は、多結晶シリコンの方が単結晶シリコンよ
りも大となる。すなわち、多結晶シリコン層の間に単結
晶シリコン層が存在することにより熱膨張係数の違いお
よび多結晶シリコンの収縮が緩和され基板自体の湾曲を
防止できる。
１０-6℃-1 、多結晶シリコンが約４.５×１０-5℃-1
であるから、高温の熱処理から室温まで温度を下げてい
くと収縮率は、多結晶シリコンの方が単結晶シリコンよ
りも大となる。すなわち、多結晶シリコン層の間に単結
晶シリコン層が存在することにより熱膨張係数の違いお
よび多結晶シリコンの収縮が緩和され基板自体の湾曲を
防止できる。
【００１２】
【実施例】以下、本発明を図面に示す実施例に基づいて
詳細に説明する。
詳細に説明する。
【００１３】図１は、本発明の一実施例である誘電体分
離基板の製造方法を説明するための断面図である。
（ａ）単結晶シリコン基板１の一主面上に所要の数およ
び形状の分離溝２をエッチング等により形成し、この分
離溝２を形成した面に熱酸化等により絶縁膜３を被着形
成し、次に、（ｂ）集積回路として使用しない部分５の
絶縁膜をホトエッチングにより除去する。
離基板の製造方法を説明するための断面図である。
（ａ）単結晶シリコン基板１の一主面上に所要の数およ
び形状の分離溝２をエッチング等により形成し、この分
離溝２を形成した面に熱酸化等により絶縁膜３を被着形
成し、次に、（ｂ）集積回路として使用しない部分５の
絶縁膜をホトエッチングにより除去する。
【００１４】次に、（ｃ）気相成長法により絶縁膜３の
表面に多結晶シリコン層６をホトエッチングにより絶縁
膜３を除去した集積回路として使用しない部分５の表面
に単結晶シリコン層７を堆積し、（ｄ）多結晶シリコン
層６と単結晶シリコン層７の表面に研削，研磨を実施し
て分離用基板９を製造する。
表面に多結晶シリコン層６をホトエッチングにより絶縁
膜３を除去した集積回路として使用しない部分５の表面
に単結晶シリコン層７を堆積し、（ｄ）多結晶シリコン
層６と単結晶シリコン層７の表面に研削，研磨を実施し
て分離用基板９を製造する。
【００１５】さらに、（ｅ）分離用基板９の研磨された
表面８と、もう一方の支持体単結晶シリコン基板１０と
を貼り合わせ、（ｆ）分離用基板９のもう一方の面を研
削，研磨して誘電体分離基板１３を製造する。
表面８と、もう一方の支持体単結晶シリコン基板１０と
を貼り合わせ、（ｆ）分離用基板９のもう一方の面を研
削，研磨して誘電体分離基板１３を製造する。
【００１６】また、集積回路として使用しない部分５の
絶縁膜のホトエッチングによる除去例の平面図を図２に
示す。誘電体分離基板２１の全面に格子状に配置するこ
とにより湾曲低減効果が基板全体で一様となるので基板
自体の湾曲を大幅に防止することができる。
絶縁膜のホトエッチングによる除去例の平面図を図２に
示す。誘電体分離基板２１の全面に格子状に配置するこ
とにより湾曲低減効果が基板全体で一様となるので基板
自体の湾曲を大幅に防止することができる。
【００１７】図３は、本発明の他の実施例を示す断面図
である。集積回路として使用しない部分５の絶縁膜をホ
トエッチングにより除去した分離用基板９の研削，研磨
された表面と、もう一方の接着層となるシリコン熱酸化
膜を形成した支持体単結晶シリコン基板１０とを貼り合
わせた誘電体分離基板１４においても基板自体の湾曲を
防止することができる。
である。集積回路として使用しない部分５の絶縁膜をホ
トエッチングにより除去した分離用基板９の研削，研磨
された表面と、もう一方の接着層となるシリコン熱酸化
膜を形成した支持体単結晶シリコン基板１０とを貼り合
わせた誘電体分離基板１４においても基板自体の湾曲を
防止することができる。
【００１８】また、本発明者の検討によれば、基板内の
多結晶シリコン層と単結晶シリコン層との面積比（＝単
結晶シリコン層面積／多結晶シリコン層面積）を０.１
０ 〜０.３０ にすると誘電体分離基板の湾曲を顕著に
防止することができる。
多結晶シリコン層と単結晶シリコン層との面積比（＝単
結晶シリコン層面積／多結晶シリコン層面積）を０.１
０ 〜０.３０ にすると誘電体分離基板の湾曲を顕著に
防止することができる。
【００１９】
【発明の効果】本発明によれば、気相成長時、また集積
回路を形成する製造工程の高温熱処理時に単結晶シリコ
ンと多結晶シリコンとの熱膨張係数および収縮率の違い
により生じる誘電体分離基板の湾曲は、分離用基板の分
離溝を有する面の絶縁膜上に気相成長法によって堆積し
た多結晶シリコン層中に単結晶シリコン層を基板全面に
格子状に配置することにより、基板自体の湾曲を防止す
ることが可能となり集積回路パターン形成工程での加工
精度が向上し安定した製品歩留を得ることができる。
回路を形成する製造工程の高温熱処理時に単結晶シリコ
ンと多結晶シリコンとの熱膨張係数および収縮率の違い
により生じる誘電体分離基板の湾曲は、分離用基板の分
離溝を有する面の絶縁膜上に気相成長法によって堆積し
た多結晶シリコン層中に単結晶シリコン層を基板全面に
格子状に配置することにより、基板自体の湾曲を防止す
ることが可能となり集積回路パターン形成工程での加工
精度が向上し安定した製品歩留を得ることができる。
【図１】（ａ)〜(ｆ）は本発明に係る誘電体分離基板の
製造工程を順次示す断面図である。
製造工程を順次示す断面図である。
【図２】本発明に係る誘電体分離基板の配置図である。
【図３】本発明に係る誘電体分離基板の断面図である。
【図４】（ａ)〜(ｅ）は従来の誘電体分離基板の製造工
程を順次示す断面図である。
程を順次示す断面図である。
１，１０…単結晶シリコン基板、２…分離溝、３，４…
絶縁膜、５…集積回路として使用しない部分、６，７…
多結晶シリコン層、８…貼り合わせ面、９…分離用基
板、１１，１２…シリコン熱酸化膜、１３，１４，２１
…誘電体分離基板。
絶縁膜、５…集積回路として使用しない部分、６，７…
多結晶シリコン層、８…貼り合わせ面、９…分離用基
板、１１，１２…シリコン熱酸化膜、１３，１４，２１
…誘電体分離基板。
───────────────────────────────────────────────────── フロントページの続き (72)発明者 坂庭 弘孝 茨城県日立市幸町三丁目１番１号 株式会 社日立製作所日立工場内
Claims (4)
- 【請求項１】単結晶シリコン基板の一主面と、一主面上
に溝を有する単結晶シリコン基板に絶縁膜を形成し、溝
を有する主面上に、気相成長法により多結晶シリコンを
堆積し、次にその堆積層の表面に研削，研磨を実施し
て、平坦化かつ鏡面とした面とを貼り合わせることを含
む誘電体分離基板の製造法において、溝を有する主面上
の集積回路として使用しない部分の絶縁膜を除去して、
その部分に上記気相成長法で同時に単結晶シリコンを堆
積することにより基板の湾曲を防止することを特徴とす
る誘電体分離基板の製造方法。 - 【請求項２】請求項１において、溝を有する主面上の集
積回路として使用しない部分の絶縁膜除去部を基板全体
に配列することにより基板の湾曲を防止することを特徴
とする誘電体分離基板の製造方法。 - 【請求項３】請求項１において、気相成長にて堆積する
多結晶シリコン層と単結晶シリコン層の面積比を０.１
０〜０.３０として基板の湾曲を防止することを特徴と
する誘電体分離基板の製造方法。 - 【請求項４】請求項１において、スクライブエリアを単
結晶シリコン化して基板の湾曲を防止することを特徴と
する誘電体分離基板の製造方法。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2148495A JPH08222625A (ja) | 1995-02-09 | 1995-02-09 | 誘電体分離基板の製造方法 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2148495A JPH08222625A (ja) | 1995-02-09 | 1995-02-09 | 誘電体分離基板の製造方法 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH08222625A true JPH08222625A (ja) | 1996-08-30 |
Family
ID=12056259
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP2148495A Pending JPH08222625A (ja) | 1995-02-09 | 1995-02-09 | 誘電体分離基板の製造方法 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH08222625A (ja) |
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US7122864B2 (en) | 2003-03-17 | 2006-10-17 | Kabushiki Kaisha Toshiba | Semiconductor substrate having a partial SOI structure, method of manufacturing the same, a semiconductor device having a partial SOI structure, and method of manufacturing the same |
| JP2011192882A (ja) * | 2010-03-16 | 2011-09-29 | Nec Corp | 半導体構造及び半導体装置及びその製造方法 |
-
1995
- 1995-02-09 JP JP2148495A patent/JPH08222625A/ja active Pending
Cited By (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US7122864B2 (en) | 2003-03-17 | 2006-10-17 | Kabushiki Kaisha Toshiba | Semiconductor substrate having a partial SOI structure, method of manufacturing the same, a semiconductor device having a partial SOI structure, and method of manufacturing the same |
| US7294562B2 (en) | 2003-03-17 | 2007-11-13 | Kabushiki Kaisha Toshiba | Semiconductor substrate, method of manufacturing the same, semiconductor device, and method of manufacturing the same |
| JP2011192882A (ja) * | 2010-03-16 | 2011-09-29 | Nec Corp | 半導体構造及び半導体装置及びその製造方法 |
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