JPH0352678B2 - - Google Patents
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- JPH0352678B2 JPH0352678B2 JP60084579A JP8457985A JPH0352678B2 JP H0352678 B2 JPH0352678 B2 JP H0352678B2 JP 60084579 A JP60084579 A JP 60084579A JP 8457985 A JP8457985 A JP 8457985A JP H0352678 B2 JPH0352678 B2 JP H0352678B2
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- JP
- Japan
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- switches
- inverter
- switch
- terminal
- data
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Links
- 238000010586 diagram Methods 0.000 description 8
- 230000000295 complement effect Effects 0.000 description 4
- 230000006866 deterioration Effects 0.000 description 3
- 230000003071 parasitic effect Effects 0.000 description 3
- 230000000694 effects Effects 0.000 description 2
- 230000015556 catabolic process Effects 0.000 description 1
- 238000006731 degradation reaction Methods 0.000 description 1
Landscapes
- Static Random-Access Memory (AREA)
Description
【発明の詳細な説明】
（産業上の利用分野）
本発明は高速化および小型化を図つたRAM読
み出し書き込み回路に関する。
み出し書き込み回路に関する。
（発明の概要）
本発明は、メモリセルのビツト線に対してデー
タの読み出し、書き込みを行うためのRAM用読
み出し書き込み回路において、従来、読み出し時
もしくは書き込み時にビツト線とセンスアンプも
しくはビツト線と書き込み回路とを接続していた
スイツチの有するオン抵抗が原因となつていた動
作遅延を、スイツチをセンスアンプを構成するイ
ンバータの入力側およびフイードバツクループ内
に設けることにより解消し、同時にセンスアンプ
と書き込み回路とを共用化することにより構成の
簡略化による小型化を図つたものである。
タの読み出し、書き込みを行うためのRAM用読
み出し書き込み回路において、従来、読み出し時
もしくは書き込み時にビツト線とセンスアンプも
しくはビツト線と書き込み回路とを接続していた
スイツチの有するオン抵抗が原因となつていた動
作遅延を、スイツチをセンスアンプを構成するイ
ンバータの入力側およびフイードバツクループ内
に設けることにより解消し、同時にセンスアンプ
と書き込み回路とを共用化することにより構成の
簡略化による小型化を図つたものである。
（従来の技術）
第３図ａは従来のRAM用読み出し書き込み回
路の構成を示したものであり、１１，１２はメモ
リセルに接続されるビツト線である。なお、ビツ
ト線１１，１２には互いに相補なデータ信号が入
出力するものである。I1，I2はフリツプフロツプ
型のセンスアンプを構成するインバータであり、
互いの入力端子と出力端子とが接続され、インバ
ータI1，I2の出力端子はデータ出力端子１７，１
８に夫々接続されると共にスイツチS1，S2を介し
てビツト線１１，１２に夫々接続されている。な
お、データ出力端子１７，１８には互いに相補な
データが現われるものである。一方、I3，I4は書
き込み回路を構成するインバータであり、入力端
子が書き込み用のデータ入力端子１３，１４に接
続され、出力端子はスイツチS3，S4を介してビツ
ト線１１，１２に接続されている。なお、データ
入力端子１３，１４には互いに相補な信号が与え
られるものである。また、１６はスイツチS1，S2
の制御信号端子、１５はスイツチS3，S4の制御信
号端子であり、読み出し時にはスイツチS1，S2が
オンでスイツチS3，S4がオフとなり、書き込み時
にはスイツチS1，S2がオフでスイツチS3，S4がオ
ンとなるように制御信号が与えられるものであ
る。
路の構成を示したものであり、１１，１２はメモ
リセルに接続されるビツト線である。なお、ビツ
ト線１１，１２には互いに相補なデータ信号が入
出力するものである。I1，I2はフリツプフロツプ
型のセンスアンプを構成するインバータであり、
互いの入力端子と出力端子とが接続され、インバ
ータI1，I2の出力端子はデータ出力端子１７，１
８に夫々接続されると共にスイツチS1，S2を介し
てビツト線１１，１２に夫々接続されている。な
お、データ出力端子１７，１８には互いに相補な
データが現われるものである。一方、I3，I4は書
き込み回路を構成するインバータであり、入力端
子が書き込み用のデータ入力端子１３，１４に接
続され、出力端子はスイツチS3，S4を介してビツ
ト線１１，１２に接続されている。なお、データ
入力端子１３，１４には互いに相補な信号が与え
られるものである。また、１６はスイツチS1，S2
の制御信号端子、１５はスイツチS3，S4の制御信
号端子であり、読み出し時にはスイツチS1，S2が
オンでスイツチS3，S4がオフとなり、書き込み時
にはスイツチS1，S2がオフでスイツチS3，S4がオ
ンとなるように制御信号が与えられるものであ
る。
第３図ｂは第３図ａをより具体的に示したもの
であり、M1，M3はインバータI1を構成するトラ
ンジスタ、M2，M4はインバータI2を構成するト
ランジスタである。また、トランジスタM1，M2
の一端は電源端子１に接続され、トランジスタ
M3，M4の一端はトランジスタM5を介してアー
スラインに接続されており、制御信号端子１９に
印加する信号によりトランジスタM5のオン・オ
フを制御し、センスアンプの動作を制御できるよ
うになつている。その他の部分については第３図
ａと同一部分には同一符号を付してある。
であり、M1，M3はインバータI1を構成するトラ
ンジスタ、M2，M4はインバータI2を構成するト
ランジスタである。また、トランジスタM1，M2
の一端は電源端子１に接続され、トランジスタ
M3，M4の一端はトランジスタM5を介してアー
スラインに接続されており、制御信号端子１９に
印加する信号によりトランジスタM5のオン・オ
フを制御し、センスアンプの動作を制御できるよ
うになつている。その他の部分については第３図
ａと同一部分には同一符号を付してある。
以下、動作を説明する。なお、動作直前にはビ
ツト線１１，１２間およびセンスアンプ出力端子
間の電位差が共に0Vとなるようにプリチヤージ
しておくことが一般的である。
ツト線１１，１２間およびセンスアンプ出力端子
間の電位差が共に0Vとなるようにプリチヤージ
しておくことが一般的である。
しかして、読み出し時の動作にあつては、制御
端子１９をローレベルにし、トランジスタM5を
オフとしてトランジスタM1〜M4からなるセンス
アンプに電源電流を流さないようにし、スイツチ
S1，S2をオンとしてメモリセルがビツト線１１，
１２に与える電位差をセンスアンプに伝える。そ
して、センスアンプの出力端子間にビツト線１
１，１２からの出力信号が生じたら制御信号端子
１９をハイレベルにしてトランジスタM5をオン
にする。すると、フリツプフロツプ型センスアン
プは正帰還アンプとなつているので、この電位差
を増幅し、最終的には読み出したデータに応じて
データ出力端子１７，１８を一方をグランドレベ
ル、他方を電源電位とする。
端子１９をローレベルにし、トランジスタM5を
オフとしてトランジスタM1〜M4からなるセンス
アンプに電源電流を流さないようにし、スイツチ
S1，S2をオンとしてメモリセルがビツト線１１，
１２に与える電位差をセンスアンプに伝える。そ
して、センスアンプの出力端子間にビツト線１
１，１２からの出力信号が生じたら制御信号端子
１９をハイレベルにしてトランジスタM5をオン
にする。すると、フリツプフロツプ型センスアン
プは正帰還アンプとなつているので、この電位差
を増幅し、最終的には読み出したデータに応じて
データ出力端子１７，１８を一方をグランドレベ
ル、他方を電源電位とする。
また、書き込み時にあつては、スイツチS3，S4
がオンとされ、データ入力端子１３，１４から与
えられた書き込み用のデータがインバータI3，I4
からビツト線１１，１２に与えられて書き込みが
行われる。
がオンとされ、データ入力端子１３，１４から与
えられた書き込み用のデータがインバータI3，I4
からビツト線１１，１２に与えられて書き込みが
行われる。
（発明が解決しようとする問題点）
第３図に示した従来の回路は上記のように動作
するものであるが、次に述べるような欠点を有し
ていた。すなわち、第４図は第３図ａの回路の各
動作時における等価回路を示したものであり、ａ
は読み出し動作時を、ｂは書き込み動作時を夫々
示したものであるが、読み出し時にあつてはａに
示すようにスイツチS1，S2のオン抵抗がビツト線
１１，１２とインバータI1，I2の出力端子との間
に入ることになり、また、書き込み時にあつては
ｂに示すようにスイツチS3，S4のオン抵抗がビツ
ト線１１，１２とインバータI3，I4の出力端子と
の間に入ることになる。一般にMOSトランジス
タはオン抵抗が大きいので、これをスイツチとし
ているこの種の回路では、センスアンプの出力容
量との時定数が大きくなり、センスアンプ出力点
の電位が確定するのが遅くなり、読み出し速度劣
化の原因となつていた。また、書き込み時におい
ても同様にスイツチS3，S4のオン抵抗とビツト線
寄生容量との時定数が書き込み速度高速化の障害
となつていた。
するものであるが、次に述べるような欠点を有し
ていた。すなわち、第４図は第３図ａの回路の各
動作時における等価回路を示したものであり、ａ
は読み出し動作時を、ｂは書き込み動作時を夫々
示したものであるが、読み出し時にあつてはａに
示すようにスイツチS1，S2のオン抵抗がビツト線
１１，１２とインバータI1，I2の出力端子との間
に入ることになり、また、書き込み時にあつては
ｂに示すようにスイツチS3，S4のオン抵抗がビツ
ト線１１，１２とインバータI3，I4の出力端子と
の間に入ることになる。一般にMOSトランジス
タはオン抵抗が大きいので、これをスイツチとし
ているこの種の回路では、センスアンプの出力容
量との時定数が大きくなり、センスアンプ出力点
の電位が確定するのが遅くなり、読み出し速度劣
化の原因となつていた。また、書き込み時におい
ても同様にスイツチS3，S4のオン抵抗とビツト線
寄生容量との時定数が書き込み速度高速化の障害
となつていた。
（問題点を解決するための手段）
本発明は上記の欠点を除去すべく提案されたも
のであり、センスアンプの出力側にあつたスイツ
チを寄生容量が小さくオン抵抗の影響を受けない
入力側およびセンスアンプ帰還ループに入れ、ス
イツチのオン抵抗による動作速度の劣化をなく
し、読み出し、書き込みを高速化し、更に書き込
み時にセンスアンプを書き込み回路として使用す
ることによつてデータ入力端子の駆動素子の駆動
能力を低減できると共に書き込み回路の省略によ
り小型化を可能としたRAM用読み出し書き込み
回路を提供することを目的とする。
のであり、センスアンプの出力側にあつたスイツ
チを寄生容量が小さくオン抵抗の影響を受けない
入力側およびセンスアンプ帰還ループに入れ、ス
イツチのオン抵抗による動作速度の劣化をなく
し、読み出し、書き込みを高速化し、更に書き込
み時にセンスアンプを書き込み回路として使用す
ることによつてデータ入力端子の駆動素子の駆動
能力を低減できると共に書き込み回路の省略によ
り小型化を可能としたRAM用読み出し書き込み
回路を提供することを目的とする。
以下、実施例を示す図面に沿つて本発明を詳述
する。
する。
第１図ａは本発明の実施例を示す基本的な構成
図であり、ｂはMOSトランジスタにより具体的
に構成した回路図である。第１図において、１は
電源端子、１１，１２はビツト線、１３，１４は
書き込み用のデータ入力端子、１７，１８はデー
タ出力端子であり、ビツト線１１，１２、データ
入力端子１３，１４、データ出力端子１７，１８
には夫々互いに相補な信号が印加あるいは発生す
るものである。
図であり、ｂはMOSトランジスタにより具体的
に構成した回路図である。第１図において、１は
電源端子、１１，１２はビツト線、１３，１４は
書き込み用のデータ入力端子、１７，１８はデー
タ出力端子であり、ビツト線１１，１２、データ
入力端子１３，１４、データ出力端子１７，１８
には夫々互いに相補な信号が印加あるいは発生す
るものである。
第１図ａにおいて、インバータI1の出力端子は
一方のビツト線１１および一方のデータ出力端子
１７に接続されると共にインバータI2の入力端子
にスイツチS2を介して接続され、インバータI2の
出力端子は他方のビツト線１２および他方のデー
タ出力端子１８に接続されると共にインバータI1
の入力端子にスイツチS1を介して接続されてい
る。また、一方のデータ入力端子１３はスイツチ
S3を介してインバータI1の入力端子に接続され、
他方のデータ入力端子１４はスイツチS4を介して
インバータI2の入力端子に接続されている。な
お、１５，１６はスイツチS1〜S4のオン・オフを
制御する制御信号端子であり、読み出し時にスイ
ツチS1，S2をオンとすると共にスイツチS3，S4を
オフとし、書き込み時にスイツチS1，S2をオフと
すると共にスイツチS3，S4をオンとするように制
御信号が与えられるものである。
一方のビツト線１１および一方のデータ出力端子
１７に接続されると共にインバータI2の入力端子
にスイツチS2を介して接続され、インバータI2の
出力端子は他方のビツト線１２および他方のデー
タ出力端子１８に接続されると共にインバータI1
の入力端子にスイツチS1を介して接続されてい
る。また、一方のデータ入力端子１３はスイツチ
S3を介してインバータI1の入力端子に接続され、
他方のデータ入力端子１４はスイツチS4を介して
インバータI2の入力端子に接続されている。な
お、１５，１６はスイツチS1〜S4のオン・オフを
制御する制御信号端子であり、読み出し時にスイ
ツチS1，S2をオンとすると共にスイツチS3，S4を
オフとし、書き込み時にスイツチS1，S2をオフと
すると共にスイツチS3，S4をオンとするように制
御信号が与えられるものである。
第１図ｂにおいて、M1，M3はインバータI1を
構成するトランジスタ、M2，M4はインバータI2
を構成するトランジスタである。また、トランジ
スタM1，M2の一端は電源端子１に接続され、ト
ランジスタM3，M4の一端はトランジスタM5を
介してアースラインに接続されており、制御信号
端子１９に印加する信号によりトランジスタM5
のオン・オフを制御し、センスアンプの動作を制
御できるようになつている。
構成するトランジスタ、M2，M4はインバータI2
を構成するトランジスタである。また、トランジ
スタM1，M2の一端は電源端子１に接続され、ト
ランジスタM3，M4の一端はトランジスタM5を
介してアースラインに接続されており、制御信号
端子１９に印加する信号によりトランジスタM5
のオン・オフを制御し、センスアンプの動作を制
御できるようになつている。
動作にあつては、読み出し時において制御信号
端子１５，１６の制御によりスイツチS1，S2をオ
ンとし、スイツチS3，S4をオフとすれば、インバ
ータI1，I2の互いの入力端子と出力端子とが接続
されてフリツプフロツプ型のセンスアンプを構成
することになり、ビツト線１１，１２のレベルを
読み出して出力端子１７，１８に出力することが
できる。また、書き込み時において制御信号端子
１５，１６の制御によりスイツチS1，S2をオフと
し、スイツチS3，S4をオンとすれば、インバータ
I1，I2は夫々独立に動作可能となり、データ入力
端子１３，１４に与えられた信号を反転してビツ
ト線１１，１２に印加し、データの書き込みが行
われる。
端子１５，１６の制御によりスイツチS1，S2をオ
ンとし、スイツチS3，S4をオフとすれば、インバ
ータI1，I2の互いの入力端子と出力端子とが接続
されてフリツプフロツプ型のセンスアンプを構成
することになり、ビツト線１１，１２のレベルを
読み出して出力端子１７，１８に出力することが
できる。また、書き込み時において制御信号端子
１５，１６の制御によりスイツチS1，S2をオフと
し、スイツチS3，S4をオンとすれば、インバータ
I1，I2は夫々独立に動作可能となり、データ入力
端子１３，１４に与えられた信号を反転してビツ
ト線１１，１２に印加し、データの書き込みが行
われる。
しかして、上記の各動作時における等価回路を
第２図に示すが、読み出し時においてはａに示す
ようなビツト線１１，１２はインバータI1，I2の
出力端子に直接接続され、スイツチS1，S2は寄生
容量小が小さくオン抵抗の影響を受けない入力側
に設けられるので、スイツチS1，S2のオン抵抗で
生ずる時定数による速度劣化はなく、読み出し速
度の高速化が図れる。また、書き込み時において
はｂに示すように、書き込みアンプとして動作す
るインバータI1，I2の出力端子がビツト線１１，
１２に直接接続し、更にスイツチS3，S4はセンス
アンプの入力側に設けられるため、センスアンプ
の入力容量とオン抵抗との時定数は小さく、よつ
てセンスアンプを高速にセツトリングできるもの
である。また、データ入力端子１３，１４の駆動
素子はセンスアンプを構成するインバータI1，I2
の入力段のトランジスタのゲートを駆動できれば
良いので大きな駆動電力を要しないという利点も
ある。すなわち、センスアンプ回路では高速動作
のためにトランジスタのサイズを大きくとるのが
通常であり、メモリセルを反転させるための電流
はインバータI1，I2により充分に供給することが
できる。よつて、従来の回路では書き込み用のた
めにデータ入力端子１３，１４に大きな駆動能力
を有する書き込み回路用のインバータを有してい
るのが通常であつたが、本発明にあつては書き込
み回路は不要であり、素子数の削減により小型化
が図れる利点もある。
第２図に示すが、読み出し時においてはａに示す
ようなビツト線１１，１２はインバータI1，I2の
出力端子に直接接続され、スイツチS1，S2は寄生
容量小が小さくオン抵抗の影響を受けない入力側
に設けられるので、スイツチS1，S2のオン抵抗で
生ずる時定数による速度劣化はなく、読み出し速
度の高速化が図れる。また、書き込み時において
はｂに示すように、書き込みアンプとして動作す
るインバータI1，I2の出力端子がビツト線１１，
１２に直接接続し、更にスイツチS3，S4はセンス
アンプの入力側に設けられるため、センスアンプ
の入力容量とオン抵抗との時定数は小さく、よつ
てセンスアンプを高速にセツトリングできるもの
である。また、データ入力端子１３，１４の駆動
素子はセンスアンプを構成するインバータI1，I2
の入力段のトランジスタのゲートを駆動できれば
良いので大きな駆動電力を要しないという利点も
ある。すなわち、センスアンプ回路では高速動作
のためにトランジスタのサイズを大きくとるのが
通常であり、メモリセルを反転させるための電流
はインバータI1，I2により充分に供給することが
できる。よつて、従来の回路では書き込み用のた
めにデータ入力端子１３，１４に大きな駆動能力
を有する書き込み回路用のインバータを有してい
るのが通常であつたが、本発明にあつては書き込
み回路は不要であり、素子数の削減により小型化
が図れる利点もある。
（発明の効果）
以上のように本発明にあつては、従来、センス
アンプもしくは書き込み回路の出力とビツト線と
の間に挿入されていたスイツチを削除したことに
より、スイツチのオン抵抗で生ずる時定数による
速度劣化がなくなるため、読み出し、書き込みを
高速に行える効果がある。また、書き込み回路が
不要となるため、回路の小型化が可能となる効果
もある。
アンプもしくは書き込み回路の出力とビツト線と
の間に挿入されていたスイツチを削除したことに
より、スイツチのオン抵抗で生ずる時定数による
速度劣化がなくなるため、読み出し、書き込みを
高速に行える効果がある。また、書き込み回路が
不要となるため、回路の小型化が可能となる効果
もある。
第１図は本発明の一実施例を示し、ａは基本的
な構成図、ｂはMOSトランジスタで構成した具
体的回路構成図、第２図ａ，ｂは第１図ａの読み
出し時および書き込み時の夫々の場合における等
価回路図、第３図は従来の回路例を示し、ａは基
本的な構成図、ｂはMOSトランジスタで構成し
た具体的回路構成図、第４図ａ，ｂは第３図ａの
読み出し時および書き込み時の夫々の場合におけ
る等価回路図である。 １１，１２……ビツト線、１３，１４……デー
タ入力端子、１５，１６，１９……制御信号端
子、１７，１８……データ出力端子、１……電源
端子、I1，I2……インバータ、S1〜S4……スイツ
チ、M1〜M5……トランジスタ。
な構成図、ｂはMOSトランジスタで構成した具
体的回路構成図、第２図ａ，ｂは第１図ａの読み
出し時および書き込み時の夫々の場合における等
価回路図、第３図は従来の回路例を示し、ａは基
本的な構成図、ｂはMOSトランジスタで構成し
た具体的回路構成図、第４図ａ，ｂは第３図ａの
読み出し時および書き込み時の夫々の場合におけ
る等価回路図である。 １１，１２……ビツト線、１３，１４……デー
タ入力端子、１５，１６，１９……制御信号端
子、１７，１８……データ出力端子、１……電源
端子、I1，I2……インバータ、S1〜S4……スイツ
チ、M1〜M5……トランジスタ。
Claims (1)
- １ １対のビツト線に接続され、ビツト線の信号
を読み出して１対のデータ出力端子に出力すると
共に、１対のデータ入力端子から与えられた信号
に基づきビツト線に書き込み信号を与えるRAM
用読み出し書き込み回路において、第１、第２の
インバータと第１ないし第４のスイツチとを備
え、第１のインバータの出力端子を一方のビツト
線および一方のデータ出力端子に接続すると共に
第２のインバータの入力端子に第２のスイツチを
介して接続し、第２のインバータの出力端子を他
方のビツト線および他方のデータ出力端子に接続
すると共に第１のインバータの入力端子に第１の
スイツチを介して接続し、一方のデータ入力端子
を第３のスイツチを介して第１のインバータの入
力端子に接続し、他方のデータ入力端子を第４の
スイツチを介して第２のインバータの入力端子に
接続し、読み出し時に第１、第２のスイツチをオ
ンとすると共に第３、第４のスイツチをオフと
し、書き込み時に第１、第２のスイツチをオフと
すると共に第３、第４のスイツチをオンとするよ
うに制御信号を与えてなることを特徴とする
RAM用読み出し書き込み回路。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP60084579A JPS61243996A (ja) | 1985-04-22 | 1985-04-22 | Ｒａｍ用読み出し書き込み回路 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP60084579A JPS61243996A (ja) | 1985-04-22 | 1985-04-22 | Ｒａｍ用読み出し書き込み回路 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS61243996A JPS61243996A (ja) | 1986-10-30 |
| JPH0352678B2 true JPH0352678B2 (ja) | 1991-08-12 |
Family
ID=13834582
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP60084579A Granted JPS61243996A (ja) | 1985-04-22 | 1985-04-22 | Ｒａｍ用読み出し書き込み回路 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS61243996A (ja) |
Families Citing this family (4)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS6344399A (ja) * | 1986-08-08 | 1988-02-25 | Matsushita Electric Ind Co Ltd | 半導体メモリの書き込み読み出し回路 |
| JPH0799627B2 (ja) * | 1987-01-23 | 1995-10-25 | 松下電器産業株式会社 | 半導体メモリの書き込み読み出し回路 |
| US20110149667A1 (en) * | 2009-12-23 | 2011-06-23 | Fatih Hamzaoglu | Reduced area memory array by using sense amplifier as write driver |
| US9230615B2 (en) * | 2011-10-24 | 2016-01-05 | Semiconductor Energy Laboratory Co., Ltd. | Semiconductor memory device and method for driving the same |
-
1985
- 1985-04-22 JP JP60084579A patent/JPS61243996A/ja active Granted
Also Published As
| Publication number | Publication date |
|---|---|
| JPS61243996A (ja) | 1986-10-30 |
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