JPH0324481A - Simple input signature register - Google Patents

Abstract

PURPOSE:To reduce a structural area of a register by building up a linear feedback shift register with a plulality of delay elements to allow the number of items of test trains to be inputted into test trains even in the number of items thereof with a feedback to an exclusive OR gate from a last-stage delay element. CONSTITUTION:A flip flup Di (i=1-n-1) as (n) delay elements are provided and a feedback is made to an exclusive OR gate 2 of a signature register input terminal through a feedback loop 5 from a last-stage flip flop Dn-1. A test train with the number of items at which an integer part of a value divided by the (n) stages of a flip flop D is even is inputted into the signature register thus arranged to allow the suppressing of error overlooking probability to higher than about 1/2<n>. Thus, the structure of the signature register can be minimized without lowering a capacity simply by adjusting the number of items of the test train inputted, namely, a test data length.

Description

【発明の詳細な説明】 〔産業上の利用分野〕 この発明は、テスト回路に係り、特に組み込みテスト回
路に採用されるシグネチャレジスタに関するものである
。DETAILED DESCRIPTION OF THE INVENTION [Field of Industrial Application] The present invention relates to a test circuit, and particularly to a signature register employed in a built-in test circuit.

〔従来の技術） 従来の単一入力シグネチャレジスタの一例を第３図に示
す。この単一人カシグネチャレジスタはテストデータＩ
　（ｘ）が入力する信号線１とｎ個の排他的論理和ゲー
ト２．ｎ個の遅延素子としてのフリップフロップ（レジ
スタ）ＤＩ　（ｉ＝ｏＮｎ−１），ｎ個のシグネチャ出
力端子３およびｎ個のフィードバックタップｐｔ　　（
ｊ＝ｏＳ−ｎ−ｔ）より構成されており、フリップフロ
ップＤ．はクロック４に同期している。フィードバック
ループの有無はフィードバックタップＰＪにより、と指
定される。排他的論理和ゲート２はフリップフロップＤ
Ｉの入力側に配置される。当然ＰＪ＝Ｏなら排他的論理
和ゲート２は不要である。[Prior Art] An example of a conventional single-input signature register is shown in FIG. This single person signature register is the test data I.
(x) input signal line 1 and n exclusive OR gates 2. Flip-flops (registers) DI (i=oNn-1) as n delay elements, n signature output terminals 3 and n feedback taps pt (
j=oS-n-t), and a flip-flop D. is synchronized with clock 4. The presence or absence of a feedback loop is specified by the feedback tap PJ. Exclusive OR gate 2 is a flip-flop D
It is placed on the input side of I. Naturally, if PJ=O, the exclusive OR gate 2 is unnecessary.

単一入力シグネチャレジスタに入力されるテストデータ
Ｉ　（ｘ）は、クロック４に同期して排他的論理和ゲー
ト２に入力される。この時、前段のフリップフロップＤ
Ｉの出力と演算が行われ、次のフリップフロップＤ▲に
取り込まれる。すなわち、第３図は特性５項式、 Ｐ（Ｘ）−Ｘ’４Ｐｐｎ−＋Ｘ”−”””Ｉ）２Ｘ”Ｉ
）＋Ｘ”ｐｏ　　　”””　　　（１）による除算を行
う回路である。ここでフィードバックタップＰＪの値が
“１”の時は結線されている状態で、値が″′０”の時
は開放の状態である。Test data I (x) input to the single input signature register is input to exclusive OR gate 2 in synchronization with clock 4 . At this time, the previous stage flip-flop D
An operation is performed on the output of I, and the result is taken into the next flip-flop D▲. In other words, Figure 3 shows the characteristic pentnomial, P(X)-X'4Ppn-+X"-"""I)2X"I
)+X"po """ This is a circuit that performs division by (1). Here, when the value of the feedback tap PJ is "1", it is in a connected state, and when the value is "'0", it is in an open state.

この回路にテストデータＩ　（ｘ） Ｉ（ｘ）＝ｉ，ｘ”　＋・・・＋　ｉ２Ｘ２＋ｉｌＸ”
ｉｏ　　　　ｍｍ　　（２）を高次の項より順次入力し
、最初に入カした項がレジスタＤｎ−１に達した（″′
１”になった）時、フィードバックタップＰｎ−１〜Ｐ
ａに従って帰還がかかる。すなわち、 ｘｎの発生−４ｐ　ｎ−　，　ｘ　ｎ　−　１◆・・・
＋！１２Ｘ”◆ｐ＋Ｘ”ｐｏを減算（ｍｏｄ．２） の動作を行う（なお、ｍｏｄ　．　２は、ある数を２で
割った時の余りを示す）。次にレジスタ値を１つシフト
し、ｘｎが現れたら減算を行い、ｘ’が現れ無かったら
減算は行わない。この動作は除算そのものであり、第３
図の回路が特性多項弐Ｐ　（ｘ）による除算回路である
ことが分る．故に、出力列Ｙ　（ｘ）はテストデータＩ
　（ｘ）のＰ　（ｘ）による商Ｑ　（Ｘ）であり、レジ
スタの中には剰余Ｒ　（ｘ）が残っていることが分る。Test data I (x) I(x)=i,x" +...+ i2X2+ilX" is added to this circuit.
io mm (2) is input in order from higher order terms, and the first input term reaches register Dn-1 ('''
1”), feedback taps Pn-1 to P
Return takes place according to a. That is, the occurrence of xn -4p n-, x n - 1◆...
+! 12X"◆p+X"po is subtracted (mod.2) (mod.2 indicates the remainder when a certain number is divided by 2). Next, the register value is shifted by one, and if xn appears, subtraction is performed, and if x' does not appear, no subtraction is performed. This operation is division itself, and the third
It can be seen that the circuit in the figure is a division circuit using the characteristic polynomial 2P (x). Therefore, the output string Y (x) is the test data I
It can be seen that the quotient Q (X) of (x) by P (x) is the remainder R (x) remaining in the register.

Ｉ　（ｘ）　＝Ｑ（ｘ）　　−　Ｐ（ｘ）　＋Ｒ（ｘ）
　　　　＝　　（３）ｙ　（ｘ）　＝　Ｑ　（ｘ）　　
　　　　　　　　　　・・・・・・　（４〉ここで、 商：Ｑ（Ｘ）一Ｑｍ−ｎＸ”−”””Ｑ２Ｘ”Ｑ＋Ｘ”
ｑＯ　ｍ＋＊＋　（５）剰余：　Ｒ　（ｘ）−ｒｎ−ｉ
ｘ”″’＋ｍ＋ｒ２Ｘ’＋ｒＩＸ＋ｒｏ”””　　（６
）である。この時、テストデータＩ　（ｘ）に誤り列ｅ
　（ｘ）が含まれている時、レジスタ値にどのような影
響を与えるか考えてみる。I (x) = Q (x) − P (x) + R (x)
= (3)y (x) = Q (x)
・・・・・・ (4〉Here, Quotient: Q(X)-Qm-nX"-"""Q2X"Q+X"
qO m+*+ (5) Remainder: R (x)-rn-i
x””’+m+r2X’+rIX+ro””” (6
). At this time, the test data I (x) has an error string e
Let's consider how it affects the register value when (x) is included.

ｅ（ｘ）＝Ｑｅ（ｘ）・Ｐ（ｘ）＋Ｒｅ（ｘ）　　　　
　　　・・・・・・（７）と表せることにより、誤りを
含んだテストデータは １　（ｘ）　＋ｅ　（ｘ）　−　（Ｑ　（ｘ）　◆Ｑｅ
（ｘ）　）　・Ｐ　（ｘ）　＋　（Ｒ　（ｘ）　＋Ｒｅ
　（ｘ）　）・・・・・・　（８） となり、商（Ｑ（ｘ）◆Ｑ　ｅ　（ｘ））を出力した後
のレジスタの値（シグネチャＳ（ｘ））としてはエラー
を含んだ剰余（　Ｒ　（Ｘ）◆Ｒｅ（ｘ））が残ってい
る。このことより、シグネチャＳ　（ｘ）　＝　Ｒ　（
ｘ）かどうかを判定することにより誤りを検出できる。e(x)=Qe(x)・P(x)+Re(x)
......(7), the test data containing an error is 1 (x) +e (x) - (Q (x) ◆Qe
(x) ) ・P (x) + (R (x) +Re
(x) )... (8) The register value (signature S(x)) after outputting the quotient (Q(x)◆Q e (x)) is the remainder containing an error. (R (X)◆Re(x)) remains. From this, the signature S (x) = R (
Errors can be detected by determining whether x).

しかしｅ　（ｘ）がＰ　（ｘ）で可約（Ｒｅ（ｘ）０）
である場合は、シグネチャは真の値と同じになり誤りを
見逃すことが分かる。However, e (x) is reducible by P (x) (Re(x)0)
If , the signature will be the same as the true value and the error will be overlooked.

本来、シグネチャレジスタではテスト時間を短縮するた
めデータを圧縮するので、その過程で誤りを見逃してし
まう。この見逃す確率を誤り見逃し確率と呼ぶ。Originally, signature registers compress data to shorten test time, so errors are missed in the process. This probability of missing is called the error/missing probability.

〔発明が解決しようとする課題〕[Problem to be solved by the invention]

上記のように、従来の回路構成では誤り見逃し確率を下
げるための特性多項式として原始多項式が採用されてき
た。しかし、この手法だと面積が増えるとともに、項数
に固有な位置に不規則に排他的論理和ゲートを配置する
ため設計が煩雑になるといった欠点があった。As described above, in conventional circuit configurations, primitive polynomials have been employed as characteristic polynomials to reduce the probability of missed errors. However, this method has disadvantages in that the area increases and the design becomes complicated because exclusive OR gates are placed irregularly in positions specific to the number of terms.

この発明は、上記の問題点を解決するためになされたも
ので、構成面積を減少できるうえ設計も容易な単一入力
シグネチャレジスタを得ることを目的とする。The present invention was made in order to solve the above-mentioned problems, and aims to obtain a single-input signature register that can reduce the area of the structure and is easy to design.

（ｉｌ題を解決するための手段） この発明に係る単一入力シグネチャレジスタは、入力端
に設けられた排他的論理和ゲートと、リニヤフィードバ
ックシフトレジスタを構成する複数個の遅延素子と、こ
の遅延素子の最終段から排他的論理和ゲートに帰遠する
ただ１つのフィードバックループからなり、レジスタ段
数で割った値の整数部が偶数になる項数のテスト列を入
力とするものである。(Means for Solving the Problem) A single input signature register according to the present invention includes an exclusive OR gate provided at an input end, a plurality of delay elements constituting a linear feedback shift register, and a delay It consists of only one feedback loop that returns from the final stage of the element to the exclusive OR gate, and receives as input a test string with the number of terms such that the integer part of the value divided by the number of register stages is an even number.

（作用） で示される誤り見逃し確率が０となり、誤りが全て検出
される。(Operation) The probability of overlooking an error represented by becomes 0, and all errors are detected.

ここで、 ｐ：入力列（テストパターン）中に誤りの含まれている
確率 ｍ：テストパターン長（テスト列の項数）ｎ：！＃一入
力シグネチャレジスタの段数（実施例） 第１図はこの発明の単一入力シグネチャレジスタの一実
施例を示す回路構成図である。この図において、第３図
と同一符号は同一のものを示し、５はフィードバックル
ープである。Here, p: Probability that an error is included in the input string (test pattern) m: Test pattern length (number of terms in the test string) n:! #Number of Stages of One-Input Signature Register (Embodiment) FIG. 1 is a circuit configuration diagram showing an embodiment of the single-input signature register of the present invention. In this figure, the same reference numerals as in FIG. 3 indicate the same elements, and 5 is a feedback loop.

この発明の単一人カシグネチャレジスタは、第１図に示
すように、ｎ個の遅延素子としてのフリップフロップ（
レジスタ）Ｄ＋　　（ｉ＝１〜ｎ），１つの排他的論理
和ゲート２，ｎ個のシグネチャ出力端子３と最終フリッ
プフロップＤｎ−１から先頭の排他的論理和ゲート２に
入力される１本のフィードバックループ５より構成され
ており、その特性多項式は（１＋ｘ’）と表すことがで
きる。As shown in FIG.
register) D+ (i=1 to n), one exclusive OR gate 2, n signature output terminals 3, and one signal input from the final flip-flop Dn-1 to the first exclusive OR gate 2. It is composed of a feedback loop 5, and its characteristic polynomial can be expressed as (1+x').

次に動作について説明する。Next, the operation will be explained.

この単一人カシグネチャレジスタにおいて、各フリップ
フロップＤ，がａｌｌ−ＺＥＲＯの状態よりスタートシ
誤りがあれば“１”が立つとし、テスト終了後にａｌｌ
−ＺＥＲＯであれば誤りがなかったと判断する。複数回
の誤りで立っていた“１”が途中で消えａｌｌ−ＺＥＲ
Ｏとなった場合を『誤りを見逃した１と考える。単一人
カシグネチャレジスタの初期値はａｌｌ−ＺＥＲＯとす
る。ここでは、まず入力の際にテストパターンと正しい
パターンとの排他的論理和を採る。このエラーシケンス
Ｅ　（ｘ）　　と単一人カシグネチャレジスタの最終段
からのフィードバック信号との排他的論理和を採ったテ
ストデータＩ　（ｘ）を単一入力シグネチャレジスタの
入力とする。つまり、テスト結果を圧縮したとき誤りが
なければ単一入力シグネチャレジスタはａｌｌ−ＺＥＲ
Ｏのままであり、誤りがあれば何らかの値を採る。しか
し、途中でａｌｌ−ＺＥＲＯ以外の値を採りながら最終
的にはａｌｌ−ＺＥＲＯになる場合に誤りを見逃す。以
下ではこのような考え方で誤り見逃し確率を求める。In this single person signature register, if there is a start error in each flip-flop D, from the all-ZERO state, "1" will be set, and after the test, all
-ZERO, it is determined that there was no error. The “1” that stood due to multiple errors disappeared midway through, all-ZER
If the result is ``O'', consider it as ``an error has been overlooked''. The initial value of the single person signature register is all-ZERO. Here, at the time of input, the exclusive OR of the test pattern and the correct pattern is first performed. The test data I (x) obtained by exclusive ORing this error sequence E (x) and the feedback signal from the final stage of the single-input signature register is input to the single-input signature register. In other words, if there are no errors when compressing the test results, the single input signature register will be all-ZER
It remains O, and if there is an error, it takes some value. However, if a value other than all-ZERO is taken on the way, but ultimately becomes all-ZERO, an error is overlooked. In the following, we will calculate the probability of missing an error based on this idea.

まず、レジスタの初段への入力をＩで表し、単一入力シ
グネチャレジスタの段数をｎとした時、（ｑ−１）ｎ＋
１番目の入力値１　ｉｑ−１１　ｎや、が１となる確率
Ｓｑを求める。First, when the input to the first stage of the register is represented by I and the number of stages of the single input signature register is n, then (q-1)n+
The probability Sq that the first input value 1 iq-11 n becomes 1 is determined.

ｓ＋−ｐｒ（Ｉｔ−１）−ｐ Ｓｓ−ｐｒ（ｈｎ＋ｔ”ｌ）”　　ｐ■Ｓ２”ｐΦｐ　
■ｐ−３ｐ−６ｐ２＋４ｐ’Ｓｑ＝Ｉ）ｒ　（Ｉ　（ｑ
−１）ｎ＋＋”ｌ）”　　ｐ■・・・■ｐ（ｑ個のｐの
排他的論理和） ここで、排他的論理和の演算はａ■ｂ＝ａ＋ｂ−２ａｂ
と表している。上記の事柄より単一入力シグネチャレジ
スタの最終段からのフィードバックがあるまでは確率Ｓ
．はｐのままであるが、ｎ個の信号が入力し終ると最初
に入力した信号が帰還されるため今の入力の持つ確率ｐ
と帰還された信号の確率Ｓ．の排他的論理和になること
が分かる。以下同様であるから、（ｑ−ｔ）ｎ＋ｉ番目
の入力値のもつ確率は現在の入力と（ｑ−１）回の帰還
の排他的論理和である。つまり、確率ｐをｑ入力排他的
論理和に通すことに等しい。s+-pr(It-1)-p Ss-pr(hn+t"l)"p■S2"pΦp
■p-3p-6p2+4p'Sq=I)r (I (q
-1) n++"l)" p■...■p (exclusive OR of q p's) Here, the operation of exclusive OR is a■b=a+b-2ab
It is expressed as From the above, until feedback from the final stage of the single input signature register, the probability S
．． remains p, but once n signals have been input, the first input signal is fed back, so the probability of the current input is p
and the probability of the returned signal S. It can be seen that it is the exclusive OR of The same applies below, so the probability of the (q-t)n+i-th input value is the exclusive OR of the current input and (q-1) times of feedback. In other words, it is equivalent to passing the probability p through a q-input exclusive OR.

次に（ｑ−１）ｎ＋１番目の入力がＺＥＲＯとなる確率
ｔＱを求めるなら、ｔ９＝ｔ−ｓｑであるから、 ｔ，＝１−ｓ，−１−ｐ ｔ，＝１−ｓ２−１−ｐ■ｐ　　　　−１−２９＋２ｐ
２ｔ，＝ｌ−ｓ，−１−ｐ■ｐ■ｐ　−１−３９＋６９
２−４９３ｔｑ−１−ｓｐ＝１一区カヒニ旦狭 ｑ個のｐを排他的論理演算する 上式を満たす解は、次式で与えられる。Next, to find the probability tQ that the (q-1)n+1th input is ZERO, since t9=t-sq, t,=1-s,-1-p t,=1-s2-1- p■p -1-29+2p
2t, = l-s, -1-p■p■p -1-39+69
2-493tq-1-sp=1 A solution that satisfies the above equation by performing an exclusive logical operation on q numbers of p is given by the following equation.

故に、長さｍのテストパターンをｎ段の単一入力シグネ
チャレジスタで圧縮するなら ｎ−ｍ　ｍｏｄ．ｎ段：Ｌｍ／ｎ」　　個のエラーピッ
トのｍｏ６．２の和 ｍ　ｍｏｄ．ｎ段　：　　Ｌｍ／ｎ」１個のエラービッ
トのｍｏ６．２の和 であるから、単一入力シグネチャレジスタがａｌｌ−Ｚ
ＥＲＯとなる確率は Ｐａｌ　（”ａｌｌ−ＺＥＲＯ”ｓｔａｔｅ）（ここで
、Ｌｍ／ｎ』はｍ／ｎの商の最大整数を示し、「ｍ／ｎ
１　は商の最大整数＋１を示す）。Therefore, if a test pattern of length m is compressed using a single input signature register of n stages, nm mod. n stage: Lm/n" Sum of mo6.2 error pits m mod. n stage: Lm/n" Since it is the sum of mo6.2 of one error bit, the single input signature register is all-Z
The probability of ERO is Pal (“all-ZERO” state) (here, Lm/n” indicates the maximum integer of the quotient of m/n, and “m/n
1 indicates the maximum integer of the quotient +1).

しかし、この中には最初から最後までａｌｌ−ＺＥＲＯ
である隔！ｉ！（ｆ−ｐ）’も含まれている。これは全
く誤りの無かった状態なので省く必要がある。However, in this, all-ZERO from beginning to end
A gap! i! (f-p)' is also included. Since this is a completely error-free state, it must be omitted.

故に、単一入力シグネチャレジスタの誤り見逃し確率は
次式で与えられる。Therefore, the probability of missing an error for a single input signature register is given by the following equation.

ｐ８１．２−ｎ［１＋（１−２ｐ）Ｌｌｍ／ｎｊ］ｎ　
−　（ｍ　＋ｍｏｄ．　ｎ）Ｘ　［１＋（１−２ｐ）　
ｒ＋ａ／ｎ’ｌｍ　ｍａｄ．　ｎ−（１−ｐ）ａｔ（１
１） ここで、 ｐ：入力列（テストパターン）中に誤りの含まれている
確率 ｍ：テストパターン長（テスト列の項数）ｎ：！＃一入
力シグネチャレジスタの段数ｎ＝８の計算例を第２図に
示す。第（１ｌ）式よりもＯ＜ｐ≦０．５の範囲ではＰ
ａｌは滑らかに１／２ｎに収束し、ｐが大きくなるにつ
れ収束は早くなる。ｐ＝Ｑ，５の時、第（１１）式はＰ
ａｌ＝２−”　（１−２−　”−”　）　　　　ｍ≧ｎ
となる。（ｍ＜ｎであればデータの圧縮が行われていな
いわけだから、Ｐａｌ−０）。次にｐ〉０．５となると
、Ｐａｌは振動しだしｐが大きくなるにつれ振幅は大き
くなり、ｐ＝ｌでは となる。つまり、 ｍ／ｎ：奇数４　Ｐ　３１＝　ＯＯ　：誤りの検出は不
可ｍ／ｎ：偶数→Ｐａｌ＝０：誤りは全て検出となるこ
とが分る。p81.2-n[1+(1-2p)Llm/nj]n
- (m + mod. n)X [1+(1-2p)
r+a/n'lm mad. n-(1-p)at(1
1) Here, p: Probability that an error is included in the input string (test pattern) m: Test pattern length (number of terms in the test string) n:! FIG. 2 shows an example of calculation when the number of stages of the #1 input signature register is n=8. From equation (1l), in the range O<p≦0.5, P
al smoothly converges to 1/2n, and the convergence becomes faster as p becomes larger. When p=Q,5, equation (11) is P
al=2-” (1-2- “-”) m≧n
becomes. (If m<n, data is not compressed, so Pal-0). Next, when p>0.5, Pal begins to vibrate, and as p becomes larger, the amplitude becomes larger, and when p=l. That is, it can be seen that m/n: odd number 4 P 31 = OO: error detection is not possible m/n: even number → Pal=0: all errors are detected.

つまり、フィードバックループを１本にした場合、入力
するテスト列の項数をレジスタ数で割ったときの整数部
が偶数になるようにすれば、誤り見逃し確率を％０程度
以下に押さえることができる。In other words, when there is only one feedback loop, if the integer part when dividing the number of terms in the input test sequence by the number of registers is an even number, the probability of missed errors can be kept below about 0%. .

〔発明の効果〕〔Effect of the invention〕

この発明は以上説明したとおり、入力端に設けられた排
他的論理和ゲートと、リニヤフィードバックシフトレジ
スタを構成する複数個の遅延素子と、この遅延素子の最
終段から排他的論理和ゲートに帰還するただ１つのフィ
ードバックループからなり、レジスタ段数で割った値の
整数部が偶数になる項数のテスト列を入力とするもので
、入力するテストデータ長を調整するだけで能力を落と
さずシグネチャレジスタの構成を最小限に押さえること
ができる。また、設計の省力化が図られるといった効果
もある。As explained above, this invention includes an exclusive OR gate provided at the input terminal, a plurality of delay elements forming a linear feedback shift register, and a feedback signal from the final stage of the delay element to the exclusive OR gate. It consists of only one feedback loop, and takes as input a test string with the number of terms such that the integer part of the value divided by the number of register stages is an even number.The input test data length can be adjusted without reducing the performance of the signature register. The configuration can be kept to a minimum. Moreover, there is also the effect that design labor can be saved.

【図面の簡単な説明】[Brief explanation of drawings]

第１図はこの発明の最小構成の単一入力シグネチャレジ
スタの一実施例の回路構成図、第２図は（１＋ｘ’）の
単一人カシグネチャレジスタの誤り見逃し特性を示す図
、第３図は従来の一般的な多大カシグネチャレジスタの
回路構成図である。 図において、１は信号線、２は排他的論理和ゲート、３
はシグネチャ出力端子、４はクロック、５はフィードバ
ックループ、Ｄ▲はフリップフロップである。 なお、各図中の同一符号は同一または相当部分を示す。FIG. 1 is a circuit diagram of an embodiment of a single-input signature register with the minimum configuration of the present invention, FIG. 2 is a diagram showing the error overlooking characteristic of a (1+x') single-input signature register, and FIG. 1 is a circuit configuration diagram of a conventional general large power signature register; FIG. In the figure, 1 is a signal line, 2 is an exclusive OR gate, and 3 is a signal line.
is a signature output terminal, 4 is a clock, 5 is a feedback loop, and D▲ is a flip-flop. Note that the same reference numerals in each figure indicate the same or corresponding parts.

Claims (1)

【特許請求の範囲】[Claims] 入力端に設けられた排他的論理和ゲートと、リニヤフィ
ードバックシフトレジスタを構成する複数個の遅延素子
と、この遅延素子の最終段から前記排他的論理和ゲート
に帰還するただ１つのフィードバックループからなり、
レジスタ段数で割った値の整数部が偶数になる項数のテ
スト列を入力とすることを特徴とする単一入力シグネチ
ャレジスタ。It consists of an exclusive OR gate provided at the input end, a plurality of delay elements forming a linear feedback shift register, and a single feedback loop that feeds back from the final stage of this delay element to the exclusive OR gate. ,
A single input signature register characterized in that a test string having a number of terms such that the integer part of the value divided by the number of register stages is an even number is input.