JPH0324481A

JPH0324481A - 単一入力シグネチャレジスタ

Info

Publication number: JPH0324481A
Application number: JP1158950A
Authority: JP
Inventors: Hironori Hirato; 拓範平等; Jiro Korematsu; 是松　次郎
Original assignee: Mitsubishi Electric Corp
Current assignee: Mitsubishi Electric Corp
Priority date: 1989-06-20
Filing date: 1989-06-20
Publication date: 1991-02-01

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】〔産業上の利用分野〕この発明は、テスト回路に係り、特に組み込みテスト回
路に採用されるシグネチャレジスタに関するものである
。

〔従来の技術）従来の単一入力シグネチャレジスタの一例を第３図に示
す。この単一人カシグネチャレジスタはテストデータＩ
　（ｘ）が入力する信号線１とｎ個の排他的論理和ゲー
ト２．ｎ個の遅延素子としてのフリップフロップ（レジ
スタ）ＤＩ　（ｉ＝ｏＮｎ−１），ｎ個のシグネチャ出
力端子３およびｎ個のフィードバックタップｐｔ　　（
ｊ＝ｏＳ−ｎ−ｔ）より構成されており、フリップフロ
ップＤ．はクロック４に同期している。フィードバック
ループの有無はフィードバックタップＰＪにより、と指
定される。排他的論理和ゲート２はフリップフロップＤ
Ｉの入力側に配置される。当然ＰＪ＝Ｏなら排他的論理
和ゲート２は不要である。

単一入力シグネチャレジスタに入力されるテストデータ
Ｉ　（ｘ）は、クロック４に同期して排他的論理和ゲー
ト２に入力される。この時、前段のフリップフロップＤ
Ｉの出力と演算が行われ、次のフリップフロップＤ▲に
取り込まれる。すなわち、第３図は特性５項式、Ｐ（Ｘ）−Ｘ’４Ｐｐｎ−＋Ｘ”−”””Ｉ）２Ｘ”Ｉ
）＋Ｘ”ｐｏ　　　”””　　　（１）による除算を行
う回路である。ここでフィードバックタップＰＪの値が
“１”の時は結線されている状態で、値が″′０”の時
は開放の状態である。

この回路にテストデータＩ　（ｘ）Ｉ（ｘ）＝ｉ，ｘ”　＋・・・＋　ｉ２Ｘ２＋ｉｌＸ”
ｉｏ　　　　ｍｍ　　（２）を高次の項より順次入力し
、最初に入カした項がレジスタＤｎ−１に達した（″′
１”になった）時、フィードバックタップＰｎ−１〜Ｐ
ａに従って帰還がかかる。すなわち、ｘｎの発生−４ｐ　ｎ−　，　ｘ　ｎ　−　１◆・・・
＋！１２Ｘ”◆ｐ＋Ｘ”ｐｏを減算（ｍｏｄ．２）の動作を行う（なお、ｍｏｄ　．　２は、ある数を２で
割った時の余りを示す）。次にレジスタ値を１つシフト
し、ｘｎが現れたら減算を行い、ｘ’が現れ無かったら
減算は行わない。この動作は除算そのものであり、第３
図の回路が特性多項弐Ｐ　（ｘ）による除算回路である
ことが分る．故に、出力列Ｙ　（ｘ）はテストデータＩ
　（ｘ）のＰ　（ｘ）による商Ｑ　（Ｘ）であり、レジ
スタの中には剰余Ｒ　（ｘ）が残っていることが分る。

Ｉ　（ｘ）　＝Ｑ（ｘ）　　−　Ｐ（ｘ）　＋Ｒ（ｘ）
　　　　＝　　（３）ｙ　（ｘ）　＝　Ｑ　（ｘ）　　
　　　　　　　　　　・・・・・・　（４〉ここで、商：Ｑ（Ｘ）一Ｑｍ−ｎＸ”−”””Ｑ２Ｘ”Ｑ＋Ｘ”
ｑＯ　ｍ＋＊＋　（５）剰余：　Ｒ　（ｘ）−ｒｎ−ｉ
ｘ”″’＋ｍ＋ｒ２Ｘ’＋ｒＩＸ＋ｒｏ”””　　（６
）である。この時、テストデータＩ　（ｘ）に誤り列ｅ
　（ｘ）が含まれている時、レジスタ値にどのような影
響を与えるか考えてみる。

ｅ（ｘ）＝Ｑｅ（ｘ）・Ｐ（ｘ）＋Ｒｅ（ｘ）　　　　
　　　・・・・・・（７）と表せることにより、誤りを
含んだテストデータは１　（ｘ）　＋ｅ　（ｘ）　−　（Ｑ　（ｘ）　◆Ｑｅ
（ｘ）　）　・Ｐ　（ｘ）　＋　（Ｒ　（ｘ）　＋Ｒｅ
　（ｘ）　）・・・・・・　（８）となり、商（Ｑ（ｘ）◆Ｑ　ｅ　（ｘ））を出力した後
のレジスタの値（シグネチャＳ（ｘ））としてはエラー
を含んだ剰余（　Ｒ　（Ｘ）◆Ｒｅ（ｘ））が残ってい
る。このことより、シグネチャＳ　（ｘ）　＝　Ｒ　（
ｘ）かどうかを判定することにより誤りを検出できる。

しかしｅ　（ｘ）がＰ　（ｘ）で可約（Ｒｅ（ｘ）０）
である場合は、シグネチャは真の値と同じになり誤りを
見逃すことが分かる。

本来、シグネチャレジスタではテスト時間を短縮するた
めデータを圧縮するので、その過程で誤りを見逃してし
まう。この見逃す確率を誤り見逃し確率と呼ぶ。

〔発明が解決しようとする課題〕

上記のように、従来の回路構成では誤り見逃し確率を下
げるための特性多項式として原始多項式が採用されてき
た。しかし、この手法だと面積が増えるとともに、項数
に固有な位置に不規則に排他的論理和ゲートを配置する
ため設計が煩雑になるといった欠点があった。

この発明は、上記の問題点を解決するためになされたも
ので、構成面積を減少できるうえ設計も容易な単一入力
シグネチャレジスタを得ることを目的とする。

（ｉｌ題を解決するための手段）この発明に係る単一入力シグネチャレジスタは、入力端
に設けられた排他的論理和ゲートと、リニヤフィードバ
ックシフトレジスタを構成する複数個の遅延素子と、こ
の遅延素子の最終段から排他的論理和ゲートに帰遠する
ただ１つのフィードバックループからなり、レジスタ段
数で割った値の整数部が偶数になる項数のテスト列を入
力とするものである。

（作用）で示される誤り見逃し確率が０となり、誤りが全て検出
される。

ここで、ｐ：入力列（テストパターン）中に誤りの含まれている
確率ｍ：テストパターン長（テスト列の項数）ｎ：！＃一入
力シグネチャレジスタの段数（実施例）第１図はこの発明の単一入力シグネチャレジスタの一実
施例を示す回路構成図である。この図において、第３図
と同一符号は同一のものを示し、５はフィードバックル
ープである。

この発明の単一人カシグネチャレジスタは、第１図に示
すように、ｎ個の遅延素子としてのフリップフロップ（
レジスタ）Ｄ＋　　（ｉ＝１〜ｎ），１つの排他的論理
和ゲート２，ｎ個のシグネチャ出力端子３と最終フリッ
プフロップＤｎ−１から先頭の排他的論理和ゲート２に
入力される１本のフィードバックループ５より構成され
ており、その特性多項式は（１＋ｘ’）と表すことがで
きる。

次に動作について説明する。

この単一人カシグネチャレジスタにおいて、各フリップ
フロップＤ，がａｌｌ−ＺＥＲＯの状態よりスタートシ
誤りがあれば“１”が立つとし、テスト終了後にａｌｌ
−ＺＥＲＯであれば誤りがなかったと判断する。複数回
の誤りで立っていた“１”が途中で消えａｌｌ−ＺＥＲ
Ｏとなった場合を『誤りを見逃した１と考える。単一人
カシグネチャレジスタの初期値はａｌｌ−ＺＥＲＯとす
る。ここでは、まず入力の際にテストパターンと正しい
パターンとの排他的論理和を採る。このエラーシケンス
Ｅ　（ｘ）　　と単一人カシグネチャレジスタの最終段
からのフィードバック信号との排他的論理和を採ったテ
ストデータＩ　（ｘ）を単一入力シグネチャレジスタの
入力とする。つまり、テスト結果を圧縮したとき誤りが
なければ単一入力シグネチャレジスタはａｌｌ−ＺＥＲ
Ｏのままであり、誤りがあれば何らかの値を採る。しか
し、途中でａｌｌ−ＺＥＲＯ以外の値を採りながら最終
的にはａｌｌ−ＺＥＲＯになる場合に誤りを見逃す。以
下ではこのような考え方で誤り見逃し確率を求める。

まず、レジスタの初段への入力をＩで表し、単一入力シ
グネチャレジスタの段数をｎとした時、（ｑ−１）ｎ＋
１番目の入力値１　ｉｑ−１１　ｎや、が１となる確率
Ｓｑを求める。

ｓ＋−ｐｒ（Ｉｔ−１）−ｐＳｓ−ｐｒ（ｈｎ＋ｔ”ｌ）”　　ｐ■Ｓ２”ｐΦｐ　
■ｐ−３ｐ−６ｐ２＋４ｐ’Ｓｑ＝Ｉ）ｒ　（Ｉ　（ｑ
−１）ｎ＋＋”ｌ）”　　ｐ■・・・■ｐ（ｑ個のｐの
排他的論理和）ここで、排他的論理和の演算はａ■ｂ＝ａ＋ｂ−２ａｂ
と表している。上記の事柄より単一入力シグネチャレジ
スタの最終段からのフィードバックがあるまでは確率Ｓ
．はｐのままであるが、ｎ個の信号が入力し終ると最初
に入力した信号が帰還されるため今の入力の持つ確率ｐ
と帰還された信号の確率Ｓ．の排他的論理和になること
が分かる。以下同様であるから、（ｑ−ｔ）ｎ＋ｉ番目
の入力値のもつ確率は現在の入力と（ｑ−１）回の帰還
の排他的論理和である。つまり、確率ｐをｑ入力排他的
論理和に通すことに等しい。

次に（ｑ−１）ｎ＋１番目の入力がＺＥＲＯとなる確率
ｔＱを求めるなら、ｔ９＝ｔ−ｓｑであるから、ｔ，＝１−ｓ，−１−ｐｔ，＝１−ｓ２−１−ｐ■ｐ　　　　−１−２９＋２ｐ
２ｔ，＝ｌ−ｓ，−１−ｐ■ｐ■ｐ　−１−３９＋６９
２−４９３ｔｑ−１−ｓｐ＝１一区カヒニ旦狭ｑ個のｐを排他的論理演算する上式を満たす解は、次式で与えられる。

故に、長さｍのテストパターンをｎ段の単一入力シグネ
チャレジスタで圧縮するならｎ−ｍ　ｍｏｄ．ｎ段：Ｌｍ／ｎ」　　個のエラーピッ
トのｍｏ６．２の和ｍ　ｍｏｄ．ｎ段　：　　Ｌｍ／ｎ」１個のエラービッ
トのｍｏ６．２の和であるから、単一入力シグネチャレジスタがａｌｌ−Ｚ
ＥＲＯとなる確率はＰａｌ　（”ａｌｌ−ＺＥＲＯ”ｓｔａｔｅ）（ここで
、Ｌｍ／ｎ』はｍ／ｎの商の最大整数を示し、「ｍ／ｎ
１　は商の最大整数＋１を示す）。

しかし、この中には最初から最後までａｌｌ−ＺＥＲＯ
である隔！ｉ！（ｆ−ｐ）’も含まれている。これは全
く誤りの無かった状態なので省く必要がある。

故に、単一入力シグネチャレジスタの誤り見逃し確率は
次式で与えられる。

ｐ８１．２−ｎ［１＋（１−２ｐ）Ｌｌｍ／ｎｊ］ｎ　
−　（ｍ　＋ｍｏｄ．　ｎ）Ｘ　［１＋（１−２ｐ）　
ｒ＋ａ／ｎ’ｌｍ　ｍａｄ．　ｎ−（１−ｐ）ａｔ（１
１）ここで、ｐ：入力列（テストパターン）中に誤りの含まれている
確率ｍ：テストパターン長（テスト列の項数）ｎ：！＃一入
力シグネチャレジスタの段数ｎ＝８の計算例を第２図に
示す。第（１ｌ）式よりもＯ＜ｐ≦０．５の範囲ではＰ
ａｌは滑らかに１／２ｎに収束し、ｐが大きくなるにつ
れ収束は早くなる。ｐ＝Ｑ，５の時、第（１１）式はＰ
ａｌ＝２−”　（１−２−　”−”　）　　　　ｍ≧ｎ
となる。（ｍ＜ｎであればデータの圧縮が行われていな
いわけだから、Ｐａｌ−０）。次にｐ〉０．５となると
、Ｐａｌは振動しだしｐが大きくなるにつれ振幅は大き
くなり、ｐ＝ｌではとなる。つまり、ｍ／ｎ：奇数４　Ｐ　３１＝　ＯＯ　：誤りの検出は不
可ｍ／ｎ：偶数→Ｐａｌ＝０：誤りは全て検出となるこ
とが分る。

つまり、フィードバックループを１本にした場合、入力
するテスト列の項数をレジスタ数で割ったときの整数部
が偶数になるようにすれば、誤り見逃し確率を％０程度
以下に押さえることができる。

〔発明の効果〕

この発明は以上説明したとおり、入力端に設けられた排
他的論理和ゲートと、リニヤフィードバックシフトレジ
スタを構成する複数個の遅延素子と、この遅延素子の最
終段から排他的論理和ゲートに帰還するただ１つのフィ
ードバックループからなり、レジスタ段数で割った値の
整数部が偶数になる項数のテスト列を入力とするもので
、入力するテストデータ長を調整するだけで能力を落と
さずシグネチャレジスタの構成を最小限に押さえること
ができる。また、設計の省力化が図られるといった効果
もある。

【図面の簡単な説明】

第１図はこの発明の最小構成の単一入力シグネチャレジ
スタの一実施例の回路構成図、第２図は（１＋ｘ’）の
単一人カシグネチャレジスタの誤り見逃し特性を示す図
、第３図は従来の一般的な多大カシグネチャレジスタの
回路構成図である。図において、１は信号線、２は排他的論理和ゲート、３
はシグネチャ出力端子、４はクロック、５はフィードバ
ックループ、Ｄ▲はフリップフロップである。なお、各図中の同一符号は同一または相当部分を示す。

Claims

【特許請求の範囲】

入力端に設けられた排他的論理和ゲートと、リニヤフィ
ードバックシフトレジスタを構成する複数個の遅延素子
と、この遅延素子の最終段から前記排他的論理和ゲート
に帰還するただ１つのフィードバックループからなり、
レジスタ段数で割った値の整数部が偶数になる項数のテ
スト列を入力とすることを特徴とする単一入力シグネチ
ャレジスタ。