JPH11338713A - コンピュータシステム - Google Patents
コンピュータシステムInfo
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- JPH11338713A JPH11338713A JP14411498A JP14411498A JPH11338713A JP H11338713 A JPH11338713 A JP H11338713A JP 14411498 A JP14411498 A JP 14411498A JP 14411498 A JP14411498 A JP 14411498A JP H11338713 A JPH11338713 A JP H11338713A
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- interrupt
- controller
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Abstract
(57)【要約】
【課題】 割込時にバスの使用が占有される時間を比較
的に短くしてシステム性能の低下を防止したコンピュー
タシステムを提供する。 【解決手段】 第1割込ソースから発せられた第1割込
要求信号を第1拡張割込コントローラの割込入力ポート
にて受信して第2割込要求信号が割込出力ポートから出
力されると、その第2割込要求信号は基本割込コントロ
ーラの割込入力ポートにて受信され、割込ベクタ値を第
1拡張割込コントローラから得てマイクロプロセッサに
供給し得る状態にした後、マイクロプロセッサに割込通
知信号を出力し、マイクロプロセッサは割込通知信号に
応答して第1拡張割込コントローラの割込入力ポートに
対応する割込ベクタ値をバスを介して直ちに得て割込処
理を開始する。
的に短くしてシステム性能の低下を防止したコンピュー
タシステムを提供する。 【解決手段】 第1割込ソースから発せられた第1割込
要求信号を第1拡張割込コントローラの割込入力ポート
にて受信して第2割込要求信号が割込出力ポートから出
力されると、その第2割込要求信号は基本割込コントロ
ーラの割込入力ポートにて受信され、割込ベクタ値を第
1拡張割込コントローラから得てマイクロプロセッサに
供給し得る状態にした後、マイクロプロセッサに割込通
知信号を出力し、マイクロプロセッサは割込通知信号に
応答して第1拡張割込コントローラの割込入力ポートに
対応する割込ベクタ値をバスを介して直ちに得て割込処
理を開始する。
Description
【0001】
【発明の属する技術分野】本発明は、割込処理を行なう
コンピュータシステムに関する。
コンピュータシステムに関する。
【0002】
【従来の技術】コンピュータシステムにおける一般的な
割込手順は、1つの割込ソースにて割込が発生すると、
その割込のレベル値を専用線で物理的に割込コントロー
ラに通知し、通知を受けた割込コントローラはMPUに
割込通知信号を出力する。通知を受けたMPUは割込コ
ントローラに対しリードアクセス信号を発生することに
より、MPUが割込を受信したことを割込コントローラ
に返答通知すると共に割込ベクタ値を読み取る動作に移
る。割込コントローラは割込通知信号の出力を停止し、
割込ベクタ値を得るために割込ソースに対し割込ベクタ
値の出力を指示する。割込ソースからの割込ベクタ値を
示す応答データを割込コントローラはMPUに転送す
る。よって、MPUは割込ベクタ値を得るので、その割
込ベクタ値によって定まる割込ハンドラによる割込処理
が開始される。割込処理が終了すると、MPUはバスア
クセスにより割込コントローラに対し割込処理の終了を
通知する。
割込手順は、1つの割込ソースにて割込が発生すると、
その割込のレベル値を専用線で物理的に割込コントロー
ラに通知し、通知を受けた割込コントローラはMPUに
割込通知信号を出力する。通知を受けたMPUは割込コ
ントローラに対しリードアクセス信号を発生することに
より、MPUが割込を受信したことを割込コントローラ
に返答通知すると共に割込ベクタ値を読み取る動作に移
る。割込コントローラは割込通知信号の出力を停止し、
割込ベクタ値を得るために割込ソースに対し割込ベクタ
値の出力を指示する。割込ソースからの割込ベクタ値を
示す応答データを割込コントローラはMPUに転送す
る。よって、MPUは割込ベクタ値を得るので、その割
込ベクタ値によって定まる割込ハンドラによる割込処理
が開始される。割込処理が終了すると、MPUはバスア
クセスにより割込コントローラに対し割込処理の終了を
通知する。
【0003】
【発明が解決しようとする課題】しかしながら、MPU
から割込を発生した割込ソースまでの間に複数のバスブ
リッジ回路が介在している場合には、MPUが割込ベク
タ値を獲得するまでのレイテンシ(待ち時間)が長くな
る。それ故に、割込時にはバスの使用が占有される時間
が長くなり、コンピュータシステム自体の性能を低下さ
せる原因となる。
から割込を発生した割込ソースまでの間に複数のバスブ
リッジ回路が介在している場合には、MPUが割込ベク
タ値を獲得するまでのレイテンシ(待ち時間)が長くな
る。それ故に、割込時にはバスの使用が占有される時間
が長くなり、コンピュータシステム自体の性能を低下さ
せる原因となる。
【0004】そこで、本発明の目的は、割込時にバスの
使用が占有される時間を比較的に短くしてシステム性能
の低下を防止したコンピュータシステムを提供すること
である。
使用が占有される時間を比較的に短くしてシステム性能
の低下を防止したコンピュータシステムを提供すること
である。
【0005】
【課題を解決するための手段】本発明のコンピュータシ
ステムは、第1割込ソースから発せられた第1割込要求
信号を割込入力ポートにて受信して第2割込要求信号を
割込出力ポートから出力する第1拡張割込コントローラ
と、第1拡張割込コントローラから出力された第2割込
要求信号を割込入力ポートにて受信して割込通知信号を
割込出力ポートから出力する基本割込コントローラと、
割込通知信号に応答して第1拡張割込コントローラの割
込入力ポートに対応する割込ベクタ値をバスを介して得
て割込処理を開始する第1マイクロプロセッサと、を備
えたコンピュータシステムであって、基本割込コントロ
ーラは割込ベクタ値を第1拡張割込コントローラから得
てマイクロプロセッサに供給し得る状態にした後、割込
通知信号を出力することを特徴としている。
ステムは、第1割込ソースから発せられた第1割込要求
信号を割込入力ポートにて受信して第2割込要求信号を
割込出力ポートから出力する第1拡張割込コントローラ
と、第1拡張割込コントローラから出力された第2割込
要求信号を割込入力ポートにて受信して割込通知信号を
割込出力ポートから出力する基本割込コントローラと、
割込通知信号に応答して第1拡張割込コントローラの割
込入力ポートに対応する割込ベクタ値をバスを介して得
て割込処理を開始する第1マイクロプロセッサと、を備
えたコンピュータシステムであって、基本割込コントロ
ーラは割込ベクタ値を第1拡張割込コントローラから得
てマイクロプロセッサに供給し得る状態にした後、割込
通知信号を出力することを特徴としている。
【0006】
【作用】本発明のコンピュータシステムによれば、第1
割込ソースから発せられた第1割込要求信号を第1拡張
割込コントローラの割込入力ポートにて受信して第2割
込要求信号が割込出力ポートから出力されると、その第
2割込要求信号は基本割込コントローラの割込入力ポー
トにて受信され、割込ベクタ値を第1拡張割込コントロ
ーラから得てマイクロプロセッサに供給し得る状態にし
た後、マイクロプロセッサに割込通知信号を出力するの
で、マイクロプロセッサは割込通知信号に応答して第1
拡張割込コントローラの割込入力ポートに対応する割込
ベクタ値をバスを介して直ちに得て割込処理を開始する
ことができる。よって、割込時にバスの使用が占有され
る時間を比較的に短くすることができ、これによりコン
ピュータシステム性能の低下を防止することができる。
割込ソースから発せられた第1割込要求信号を第1拡張
割込コントローラの割込入力ポートにて受信して第2割
込要求信号が割込出力ポートから出力されると、その第
2割込要求信号は基本割込コントローラの割込入力ポー
トにて受信され、割込ベクタ値を第1拡張割込コントロ
ーラから得てマイクロプロセッサに供給し得る状態にし
た後、マイクロプロセッサに割込通知信号を出力するの
で、マイクロプロセッサは割込通知信号に応答して第1
拡張割込コントローラの割込入力ポートに対応する割込
ベクタ値をバスを介して直ちに得て割込処理を開始する
ことができる。よって、割込時にバスの使用が占有され
る時間を比較的に短くすることができ、これによりコン
ピュータシステム性能の低下を防止することができる。
【0007】
【発明の実施の形態】以下、本発明の実施例を図面を参
照しつつ詳細に説明する。図1は本発明の第1実施例で
あるところの割込コントローラを備えたコンピュータシ
ステム示している。このコンピュータシステムにおい
て、基本基板1と拡張基板2とが備えられている。基本
基板1にはMPU(マイクロプロセッシングユニット)
3が搭載されている。MPU3はチップバス4に接続さ
れ、チップバス4とシステムバス5との間にバスブリッ
ジ回路6が設けられている。また、MPU3の割込ポー
トには基本ISU(基本割込コントローラ)7が接続さ
れている。なお、ISUはInterrupt Source Unitの略
である。バスブリッジ回路6はチップバス4、システム
バス5及び基本ISU7の各間においてデータを転送す
るためのインターフェースとして動作する。基本ISU
7は割込コントローラであり、モジュール化されてい
る。基本ISU7には、割込入力ポートa,b,…,
A,B,…及び割込出力ポートINTが設けられてい
る。割込入力ポートa,b,…は割込ソース(I/O)
8,9からの直接の入力用であり、割込入力ポートA,
B,…はカスケード接続の拡張基板2中の拡張ISU1
1からの入力用である。割込出力ポートINTはMPU
3に接続されている。割込入力ポートa,b,…に接続
された割込ソース8,9は、例えば、キーボード、マウ
ス、ハードディスク等の入出力装置である。また、割込
ソース8,9はシステムバス5にも接続されている。
照しつつ詳細に説明する。図1は本発明の第1実施例で
あるところの割込コントローラを備えたコンピュータシ
ステム示している。このコンピュータシステムにおい
て、基本基板1と拡張基板2とが備えられている。基本
基板1にはMPU(マイクロプロセッシングユニット)
3が搭載されている。MPU3はチップバス4に接続さ
れ、チップバス4とシステムバス5との間にバスブリッ
ジ回路6が設けられている。また、MPU3の割込ポー
トには基本ISU(基本割込コントローラ)7が接続さ
れている。なお、ISUはInterrupt Source Unitの略
である。バスブリッジ回路6はチップバス4、システム
バス5及び基本ISU7の各間においてデータを転送す
るためのインターフェースとして動作する。基本ISU
7は割込コントローラであり、モジュール化されてい
る。基本ISU7には、割込入力ポートa,b,…,
A,B,…及び割込出力ポートINTが設けられてい
る。割込入力ポートa,b,…は割込ソース(I/O)
8,9からの直接の入力用であり、割込入力ポートA,
B,…はカスケード接続の拡張基板2中の拡張ISU1
1からの入力用である。割込出力ポートINTはMPU
3に接続されている。割込入力ポートa,b,…に接続
された割込ソース8,9は、例えば、キーボード、マウ
ス、ハードディスク等の入出力装置である。また、割込
ソース8,9はシステムバス5にも接続されている。
【0008】一方、拡張基板2は、拡張ISU(拡張割
込コントローラ)11、バスブリッジ回路12、拡張シ
ステムバス13、及び割込ソース14,15を備えてい
る。拡張ISU11は基本ISU7と同一の構成からな
り、割込入力ポートa,b,…,A,B,…及び割込出
力ポートINTを備えている。拡張ISU11の割込出
力ポートINTは基本ISU7の割込入力ポートAに接
続され、拡張ISU11の割込入力ポートa,bには割
込ソース14,15が接続されている。バスブリッジ回
路12はシステムバス5、拡張システムバス13及び拡
張ISU11のデータ入出力ポートの各間においてデー
タを転送するためのインターフェースとして動作する。
割込ソース14,15は拡張システムバス13にも接続
されている。
込コントローラ)11、バスブリッジ回路12、拡張シ
ステムバス13、及び割込ソース14,15を備えてい
る。拡張ISU11は基本ISU7と同一の構成からな
り、割込入力ポートa,b,…,A,B,…及び割込出
力ポートINTを備えている。拡張ISU11の割込出
力ポートINTは基本ISU7の割込入力ポートAに接
続され、拡張ISU11の割込入力ポートa,bには割
込ソース14,15が接続されている。バスブリッジ回
路12はシステムバス5、拡張システムバス13及び拡
張ISU11のデータ入出力ポートの各間においてデー
タを転送するためのインターフェースとして動作する。
割込ソース14,15は拡張システムバス13にも接続
されている。
【0009】各ISU7,11には、レジスタとしてV
PDR,BADR,ISUR,STATE,IACK及
びEOIが備えられている。VPDRレジスタはベクタ
/プライオリティ領域を有し、この領域に各々割込ベク
タ値、割込レベル値、割込先MPU番号を保持する。V
PDRレジスタはISUが受信する割込ソースの数だけ
存在する。なお、この実施例において割込レベルはその
値が大なるほど割込優先度が高いこととしている。
PDR,BADR,ISUR,STATE,IACK及
びEOIが備えられている。VPDRレジスタはベクタ
/プライオリティ領域を有し、この領域に各々割込ベク
タ値、割込レベル値、割込先MPU番号を保持する。V
PDRレジスタはISUが受信する割込ソースの数だけ
存在する。なお、この実施例において割込レベルはその
値が大なるほど割込優先度が高いこととしている。
【0010】BADRレジスタはISUを図1のように
カスケード接続する場合に、上位(MPU)から見て下
位に接続されるISUのベースアドレス値を保持する。
また、BADRレジスタはISUに接続される下位IS
Uの数だけ存在する。ISURレジスタはVPDRレジ
スタ又は下位ISUからの割込ベクタ値、割込先MPU
番号を一時的に保持する。このISURレジスタは本コ
ンピュータシステムにおいて予め定められた割込レベル
数だけ存在する。
カスケード接続する場合に、上位(MPU)から見て下
位に接続されるISUのベースアドレス値を保持する。
また、BADRレジスタはISUに接続される下位IS
Uの数だけ存在する。ISURレジスタはVPDRレジ
スタ又は下位ISUからの割込ベクタ値、割込先MPU
番号を一時的に保持する。このISURレジスタは本コ
ンピュータシステムにおいて予め定められた割込レベル
数だけ存在する。
【0011】STATEレジスタはISUで処理中の割
込の状態値を保持し、割込入力毎及び割込レベル毎に存
在する。各ISUが備えるSTATEレジスタの数は、
込の状態値を保持し、割込入力毎及び割込レベル毎に存
在する。各ISUが備えるSTATEレジスタの数は、
【0012】
【数1】割込入力ポート数 × 割込レベル数 である。IACKレジスタは拡張ISU11のようにI
SUがその直ぐ上位に接続されている場合そのISUに
対し通知した割込レベル値を保持し、基本ISU7のよ
うに直ぐ上位にMPU3が接続されている場合そのMP
U3に対し通知した割込ベクタ値を保持する。IACK
レジスタは各ISUに1つ存在する。
SUがその直ぐ上位に接続されている場合そのISUに
対し通知した割込レベル値を保持し、基本ISU7のよ
うに直ぐ上位にMPU3が接続されている場合そのMP
U3に対し通知した割込ベクタ値を保持する。IACK
レジスタは各ISUに1つ存在する。
【0013】EOIレジスタは上位のISUで処理の終
了した割込レベル値が上位のISUから書き込まれるレ
ジスタであり、各ISUに1つ存在する。先ず、基本基
板1の割込ソース8又は9からの割込時の基本的動作を
説明する。基本ISU7においては、割込入力ポート
a,bのいずれか1の割込入力ポートに第1割込要求信
号が入力されると、その1の割込入力ポートに対応する
VPDRレジスタの割込レベル値及び割込ベクタ値が読
み出され、その読出割込レベル値に対応するISURレ
ジスタに読出割込ベクタ値が保持される。ISURレジ
スタに保持された割込ベクタ値は更にIACKレジスタ
に保持され、割込出力ポートINTから割込通知信号が
MPU3に対し出力される。MPU3は割込通知信号が
供給されると、IACKレジスタから割込ベクタ値を得
て、割込処理を開始する。MPU3は割込処理を終了す
る前に1の割込入力ポートに供給した割込ソースによる
第1割込要求信号の発生をクリアさせる。MPU3は割
込処理を終了すると、基本ISU7のEOIレジスタに
割込レベル値を書き込み、基本ISU7においてはEO
Iレジスタに割込レベル値が書き込まれると、該当する
ISURレジスタに保持された割込ベクタ値が消去され
る。これにより割込動作が終了する。
了した割込レベル値が上位のISUから書き込まれるレ
ジスタであり、各ISUに1つ存在する。先ず、基本基
板1の割込ソース8又は9からの割込時の基本的動作を
説明する。基本ISU7においては、割込入力ポート
a,bのいずれか1の割込入力ポートに第1割込要求信
号が入力されると、その1の割込入力ポートに対応する
VPDRレジスタの割込レベル値及び割込ベクタ値が読
み出され、その読出割込レベル値に対応するISURレ
ジスタに読出割込ベクタ値が保持される。ISURレジ
スタに保持された割込ベクタ値は更にIACKレジスタ
に保持され、割込出力ポートINTから割込通知信号が
MPU3に対し出力される。MPU3は割込通知信号が
供給されると、IACKレジスタから割込ベクタ値を得
て、割込処理を開始する。MPU3は割込処理を終了す
る前に1の割込入力ポートに供給した割込ソースによる
第1割込要求信号の発生をクリアさせる。MPU3は割
込処理を終了すると、基本ISU7のEOIレジスタに
割込レベル値を書き込み、基本ISU7においてはEO
Iレジスタに割込レベル値が書き込まれると、該当する
ISURレジスタに保持された割込ベクタ値が消去され
る。これにより割込動作が終了する。
【0014】次に、拡張基板2の割込ソース14又は1
5からの割込時の基本的動作を説明する。拡張ISU1
1においては、割込入力ポートa,bのいずれか1の割
込入力ポートに第1割込要求信号が入力されると、その
1の割込入力ポートに対応するVPDRレジスタの割込
レベル値及び割込ベクタ値が読み出され、その読出割込
レベル値がIACKレジスタに保持される。同時にその
割込レベル値に対応するISURレジスタに読出割込ベ
クタ値が保持される。そして、割込出力ポートINTか
ら第2割込要求信号が基本ISU7の割込入力ポートA
に対し出力される。
5からの割込時の基本的動作を説明する。拡張ISU1
1においては、割込入力ポートa,bのいずれか1の割
込入力ポートに第1割込要求信号が入力されると、その
1の割込入力ポートに対応するVPDRレジスタの割込
レベル値及び割込ベクタ値が読み出され、その読出割込
レベル値がIACKレジスタに保持される。同時にその
割込レベル値に対応するISURレジスタに読出割込ベ
クタ値が保持される。そして、割込出力ポートINTか
ら第2割込要求信号が基本ISU7の割込入力ポートA
に対し出力される。
【0015】基本ISU7においては、割込入力ポート
Aに第2割込要求信号が入力されると、拡張ISU11
のIACKレジスタに対するリードアクセス信号が発生
され、そのIACKレジスタに保持された割込レベル値
が基本ISU7に読み込まれる。拡張ISU11はリー
ドアクセス信号に応答してIACKレジスタから割込レ
ベル値を出力すると、割込出力ポートINTの第2割込
要求信号の出力を停止する。基本ISU7では割込レベ
ル値が分かると、その割込レベル値に対応する拡張IS
U11のISURレジスタに対するリードアクセス信号
が発生され、そのISURレジスタに保持された割込ベ
クタ値が基本ISU7に読み込まれ、その読込割込ベク
タ値は基本ISU7内の同一レベルのISURレジスタ
に書き込まれて保持される。基本ISU7では、ISU
Rレジスタに保持された割込ベクタ値は更にIACKレ
ジスタに保持され、割込出力ポートINTから割込通知
信号がMPU3に対し出力される。MPU3は割込通知
信号が供給されると、ISURレジスタから割込ベクタ
値を得て、割込処理を開始する。MPU3は割込処理を
終了する前に拡張ISU11の1の割込入力ポートに供
給した割込ソースによる第1割込要求信号の発生をクリ
アさせる。MPU3は割込処理を終了すると、基本IS
U7のEOIレジスタに割込レベル値を書き込み、基本
ISU7においてはEOIレジスタに割込レベル値が書
き込まれると、そのレベル値に該当するISURレジス
タに保持された割込ベクタ値が消去される。また、基本
ISU7は拡張ISU11のEOIレジスタに同一の割
込レベル値を書き込み、拡張ISU11においてはEO
Iレジスタに割込レベル値が書き込まれると、そのレベ
ル値に該当するISURレジスタに保持された割込ベク
タ値が消去される。これにより割込動作が終了する。
Aに第2割込要求信号が入力されると、拡張ISU11
のIACKレジスタに対するリードアクセス信号が発生
され、そのIACKレジスタに保持された割込レベル値
が基本ISU7に読み込まれる。拡張ISU11はリー
ドアクセス信号に応答してIACKレジスタから割込レ
ベル値を出力すると、割込出力ポートINTの第2割込
要求信号の出力を停止する。基本ISU7では割込レベ
ル値が分かると、その割込レベル値に対応する拡張IS
U11のISURレジスタに対するリードアクセス信号
が発生され、そのISURレジスタに保持された割込ベ
クタ値が基本ISU7に読み込まれ、その読込割込ベク
タ値は基本ISU7内の同一レベルのISURレジスタ
に書き込まれて保持される。基本ISU7では、ISU
Rレジスタに保持された割込ベクタ値は更にIACKレ
ジスタに保持され、割込出力ポートINTから割込通知
信号がMPU3に対し出力される。MPU3は割込通知
信号が供給されると、ISURレジスタから割込ベクタ
値を得て、割込処理を開始する。MPU3は割込処理を
終了する前に拡張ISU11の1の割込入力ポートに供
給した割込ソースによる第1割込要求信号の発生をクリ
アさせる。MPU3は割込処理を終了すると、基本IS
U7のEOIレジスタに割込レベル値を書き込み、基本
ISU7においてはEOIレジスタに割込レベル値が書
き込まれると、そのレベル値に該当するISURレジス
タに保持された割込ベクタ値が消去される。また、基本
ISU7は拡張ISU11のEOIレジスタに同一の割
込レベル値を書き込み、拡張ISU11においてはEO
Iレジスタに割込レベル値が書き込まれると、そのレベ
ル値に該当するISURレジスタに保持された割込ベク
タ値が消去される。これにより割込動作が終了する。
【0016】次に、フローチャートを用いて割込時の動
作を説明する。各ISU7及び11においては割込要求
受信ルーチン、割込要求送信ルーチン、IACKアクセ
ス受信ルーチン及びEOIアクセス受信送信ルーチンが
所定の繰り返しタイミングにて図示しないプロセッサに
て個別に実行される。割込要求受信ルーチンにおいて
は、図2に示すように、先ず、割込要求信号が供給され
たか否かが判別される(ステップS1)。割込要求信号
がいずれかの割込入力ポートに供給されたならば、割込
要求信号は下位の拡張基板からの第2割込要求信号であ
るか否かが判別される(ステップS2)。基本基板1の
場合には第1割込要求信号を割込ソース8又は9から受
信し、拡張基板2の場合には第1割込要求信号を割込ソ
ース14又は15から受信するので、その第1割込要求
信号を発生した割込ソースに対応する割込レベル値がV
PDRレジスタのプライオリティフィールドから読み出
され(ステップS3)、その割込ソースを接続した割込
入力ポート及び読み出された割込レベルに対応するST
ATEレジスタがI状態からW状態に設定される(ステ
ップS4)。
作を説明する。各ISU7及び11においては割込要求
受信ルーチン、割込要求送信ルーチン、IACKアクセ
ス受信ルーチン及びEOIアクセス受信送信ルーチンが
所定の繰り返しタイミングにて図示しないプロセッサに
て個別に実行される。割込要求受信ルーチンにおいて
は、図2に示すように、先ず、割込要求信号が供給され
たか否かが判別される(ステップS1)。割込要求信号
がいずれかの割込入力ポートに供給されたならば、割込
要求信号は下位の拡張基板からの第2割込要求信号であ
るか否かが判別される(ステップS2)。基本基板1の
場合には第1割込要求信号を割込ソース8又は9から受
信し、拡張基板2の場合には第1割込要求信号を割込ソ
ース14又は15から受信するので、その第1割込要求
信号を発生した割込ソースに対応する割込レベル値がV
PDRレジスタのプライオリティフィールドから読み出
され(ステップS3)、その割込ソースを接続した割込
入力ポート及び読み出された割込レベルに対応するST
ATEレジスタがI状態からW状態に設定される(ステ
ップS4)。
【0017】ステップS2の判別結果が下位の拡張基板
からの第2割込要求信号である場合には、すなわち図1
の基本ISU7が拡張ISU11から第2割込要求信号
を受けた場合には、割込レベル値を拡張ISUのIAC
Kレジスタから読み取るようにリードアクセス信号を発
生してバスブリッジ回路に対し要求する(ステップS
5)。このIACKレジスタのアドレスは第2割込要求
信号を受けた割込入力ポートに対応したBADRxレジ
スタの値と同一の値である。xは割込入力ポート番号で
ある。バスブリッジ回路にIACKレジスタ値である割
込レベル値が読み取られると、その割込レベル値を本I
SUは自身の対応ISURレジスタに保持する(ステッ
プS6)。そして、ステップS4に進んで第2割込要求
信号を受けた割込入力ポート及び読み取られた割込レベ
ルに対応するSTATEレジスタがI状態からW状態に
設定される。このステップS5、S6及びS4の流れは
図1の構成では基本ISU7だけが処理する部分であ
る。
からの第2割込要求信号である場合には、すなわち図1
の基本ISU7が拡張ISU11から第2割込要求信号
を受けた場合には、割込レベル値を拡張ISUのIAC
Kレジスタから読み取るようにリードアクセス信号を発
生してバスブリッジ回路に対し要求する(ステップS
5)。このIACKレジスタのアドレスは第2割込要求
信号を受けた割込入力ポートに対応したBADRxレジ
スタの値と同一の値である。xは割込入力ポート番号で
ある。バスブリッジ回路にIACKレジスタ値である割
込レベル値が読み取られると、その割込レベル値を本I
SUは自身の対応ISURレジスタに保持する(ステッ
プS6)。そして、ステップS4に進んで第2割込要求
信号を受けた割込入力ポート及び読み取られた割込レベ
ルに対応するSTATEレジスタがI状態からW状態に
設定される。このステップS5、S6及びS4の流れは
図1の構成では基本ISU7だけが処理する部分であ
る。
【0018】割込要求送信ルーチンにおいては、図3に
示すように、先ず、レベルnの値がISUのサポート割
込レベル値の最高値に設定される(ステップS11)。
レベルnのSTATEレジスタの内容が読み取られ、そ
の読み取り内容がV状態と、I状態又はA状態と、W状
態とのいずれを示すかが判別される(ステップS1
2)。ステップS12ではレベルnの全てのSTATE
レジスタの内容が判別される。V状態を示すSTATE
レジスタがある場合にはステップS11が再度実行され
る。I状態又はA状態を示すSTATEレジスタがある
場合には、レベルnが1だけ減ぜられ(ステップS1
3)、レベルnが0より大であるか否かが判別される
(ステップS14)。n>0ならば、新たなレベルのS
TATEレジスタの内容についての判別がステップS1
2で実行される。n=0ならば、ステップS11が再度
実行される。W状態を示すSTATEレジスタがある場
合にはステップS15が実行される。
示すように、先ず、レベルnの値がISUのサポート割
込レベル値の最高値に設定される(ステップS11)。
レベルnのSTATEレジスタの内容が読み取られ、そ
の読み取り内容がV状態と、I状態又はA状態と、W状
態とのいずれを示すかが判別される(ステップS1
2)。ステップS12ではレベルnの全てのSTATE
レジスタの内容が判別される。V状態を示すSTATE
レジスタがある場合にはステップS11が再度実行され
る。I状態又はA状態を示すSTATEレジスタがある
場合には、レベルnが1だけ減ぜられ(ステップS1
3)、レベルnが0より大であるか否かが判別される
(ステップS14)。n>0ならば、新たなレベルのS
TATEレジスタの内容についての判別がステップS1
2で実行される。n=0ならば、ステップS11が再度
実行される。W状態を示すSTATEレジスタがある場
合にはステップS15が実行される。
【0019】ステップS15においては、本ISUを含
む基板内の割込ソースからの割込及び本ISUを含む基
板より下位の拡張基板内の拡張ISUからの割込のうち
のいずれであるかが判別される。本ISUを含む基板内
の割込ソースから第1割込要求信号を受けた割込の場合
には、その割込ソースに対応する本ISUのVPDRレ
ジスタのベクタフィールドから割込ベクタ値が読み取ら
れてISURレジスタのレベルnに対応する箇所に書き
込まれる(ステップS16)。一方、下位の拡張基板内
の拡張ISUから第2割込要求信号を受けた割込の場合
には、下位の拡張基板内の拡張ISUのISURレジス
タから割込ベクタ値を読み取って本ISUのISURレ
ジスタに書き込むようにバスブリッジ回路に対し要求す
る(ステップS17)。このISURレジスタのアドレ
スは割込を受けた割込入力ポートに対応したBADRx
レジスタの値に割込レベル値のオフセット分を加えた値
である。ISURレジスタが4バイトバウンダリにマッ
ピングされている場合には、
む基板内の割込ソースからの割込及び本ISUを含む基
板より下位の拡張基板内の拡張ISUからの割込のうち
のいずれであるかが判別される。本ISUを含む基板内
の割込ソースから第1割込要求信号を受けた割込の場合
には、その割込ソースに対応する本ISUのVPDRレ
ジスタのベクタフィールドから割込ベクタ値が読み取ら
れてISURレジスタのレベルnに対応する箇所に書き
込まれる(ステップS16)。一方、下位の拡張基板内
の拡張ISUから第2割込要求信号を受けた割込の場合
には、下位の拡張基板内の拡張ISUのISURレジス
タから割込ベクタ値を読み取って本ISUのISURレ
ジスタに書き込むようにバスブリッジ回路に対し要求す
る(ステップS17)。このISURレジスタのアドレ
スは割込を受けた割込入力ポートに対応したBADRx
レジスタの値に割込レベル値のオフセット分を加えた値
である。ISURレジスタが4バイトバウンダリにマッ
ピングされている場合には、
【0020】
【数2】 アドレス=BADRxレジスタ値+割込レベル値×4 と計算される。ステップS16又はS17の実行後、割
込レベル値n及び割込入力ポートに対応するSTATE
レジスタの状態がW状態からV状態に変えられる(ステ
ップS18)。そして、本ISUが基本ISUであるか
否かが判別される(ステップS19)。
込レベル値n及び割込入力ポートに対応するSTATE
レジスタの状態がW状態からV状態に変えられる(ステ
ップS18)。そして、本ISUが基本ISUであるか
否かが判別される(ステップS19)。
【0021】基本ISUの場合には、割込ベクタ値を当
該ISURレジスタから読み取ってIACKレジスタに
書き込む(ステップS20)。拡張ISUの場合には割
込レベル値をIACKレジスタに書き込む(ステップS
21)。ステップS20又はS21の実行後、割込出力
ポートINTから出力を発する(ステップS22)。ス
テップS20の実行後の場合にはステップS22では割
込通知信号が発生される。ステップS21の実行後の場
合にはステップS22では第2割込要求信号が発生され
る。
該ISURレジスタから読み取ってIACKレジスタに
書き込む(ステップS20)。拡張ISUの場合には割
込レベル値をIACKレジスタに書き込む(ステップS
21)。ステップS20又はS21の実行後、割込出力
ポートINTから出力を発する(ステップS22)。ス
テップS20の実行後の場合にはステップS22では割
込通知信号が発生される。ステップS21の実行後の場
合にはステップS22では第2割込要求信号が発生され
る。
【0022】ステップS22の実行後には、レベルnが
1だけ減ぜられ(ステップS23)、レベルnが0より
大であるか否かが判別される(ステップS24)。n>
0ならば、レベルnのSTATEレジスタの内容が読み
取られ、その読み取り内容がV状態を示すかが判別され
る(ステップS25)。V状態ではないならば、ステッ
プS23が実行され、V状態の内容が判別されたなら
ば、割込レベル値n及び割込入力ポートに対応するST
ATEレジスタの状態がV状態からW状態に変えられ
(ステップS26)、ステップS11が再度実行され
る。なお、ステップS24でn=0ならば、同様にステ
ップS11が再度実行される。
1だけ減ぜられ(ステップS23)、レベルnが0より
大であるか否かが判別される(ステップS24)。n>
0ならば、レベルnのSTATEレジスタの内容が読み
取られ、その読み取り内容がV状態を示すかが判別され
る(ステップS25)。V状態ではないならば、ステッ
プS23が実行され、V状態の内容が判別されたなら
ば、割込レベル値n及び割込入力ポートに対応するST
ATEレジスタの状態がV状態からW状態に変えられ
(ステップS26)、ステップS11が再度実行され
る。なお、ステップS24でn=0ならば、同様にステ
ップS11が再度実行される。
【0023】IACKアクセス受信ルーチンにおいて
は、図4に示すように、IACKレジスタへのリードア
クセス信号が供給されたか否かが判別される(ステップ
S31)。図1の場合には、基本ISU7はMPU3か
らバスブリッジ回路6を介してリードアクセス信号が供
給される。拡張ISU11は基本ISU7からバスブリ
ッジ回路6,12を介してリードアクセス信号が供給さ
れる。IACKレジスタへのリードアクセス信号が供給
された場合には、最も割込レベル値が高いSTATEレ
ジスタの状態がV状態からA状態に変化される(ステッ
プS32)。そして、割込出力ポートINTの出力が停
止される(ステップS33)。基本ISU7の場合には
割込通知信号の発生が停止され、拡張ISU11の場合
には第2割込要求信号の発生が停止される。
は、図4に示すように、IACKレジスタへのリードア
クセス信号が供給されたか否かが判別される(ステップ
S31)。図1の場合には、基本ISU7はMPU3か
らバスブリッジ回路6を介してリードアクセス信号が供
給される。拡張ISU11は基本ISU7からバスブリ
ッジ回路6,12を介してリードアクセス信号が供給さ
れる。IACKレジスタへのリードアクセス信号が供給
された場合には、最も割込レベル値が高いSTATEレ
ジスタの状態がV状態からA状態に変化される(ステッ
プS32)。そして、割込出力ポートINTの出力が停
止される(ステップS33)。基本ISU7の場合には
割込通知信号の発生が停止され、拡張ISU11の場合
には第2割込要求信号の発生が停止される。
【0024】EOIアクセス受信送信ルーチンにおいて
は、図5に示すように、EOIレジスタに対するライト
アクセス信号が供給されたか否かが判別される(ステッ
プS41)。ライトアクセス信号が供給された場合に
は、ライトデータに示された割込レベル値に対応するS
TATEレジスタの状態がA状態にある割込入力ポート
を検索し(ステップS42)、下位の拡張基板からの割
込であったか否かが判別される(ステップS43)。図
1の場合には基本基板1内の割込ソース8又は9からの
割込であったならば、基本ISU7としては割込は下位
の拡張基板2からではないので、基本ISU7では対応
するSTATEレジスタが示す状態がA状態からI状態
に変化される(ステップS44)。また、拡張基板2内
の割込ソース14又は15からの割込であったならば、
拡張ISU11としては割込はそれより下位の拡張基板
(接続されていない)からではないので、拡張ISU1
1では対応するSTATEレジスタの状態がA状態から
I状態に変化される(ステップS44)。基本基板1内
の割込ソース8又は9からの割込ではなく下位の拡張基
板2からの割込であったと判別したならば、その下位の
拡張基板2に対してEOIレジスタに対するライトアク
セス信号が発生され(ステップS45)、そして、ステ
ップS44が実行される。このときののアドレスは割込
を受けた割込入力ポートに対応したBADRxレジスタ
の値に最高割込レベル値+1のオフセット分を加えた値
である。最高割込レベル値が15でレジスタが4バイト
バウンダリにマッピングされている場合には、
は、図5に示すように、EOIレジスタに対するライト
アクセス信号が供給されたか否かが判別される(ステッ
プS41)。ライトアクセス信号が供給された場合に
は、ライトデータに示された割込レベル値に対応するS
TATEレジスタの状態がA状態にある割込入力ポート
を検索し(ステップS42)、下位の拡張基板からの割
込であったか否かが判別される(ステップS43)。図
1の場合には基本基板1内の割込ソース8又は9からの
割込であったならば、基本ISU7としては割込は下位
の拡張基板2からではないので、基本ISU7では対応
するSTATEレジスタが示す状態がA状態からI状態
に変化される(ステップS44)。また、拡張基板2内
の割込ソース14又は15からの割込であったならば、
拡張ISU11としては割込はそれより下位の拡張基板
(接続されていない)からではないので、拡張ISU1
1では対応するSTATEレジスタの状態がA状態から
I状態に変化される(ステップS44)。基本基板1内
の割込ソース8又は9からの割込ではなく下位の拡張基
板2からの割込であったと判別したならば、その下位の
拡張基板2に対してEOIレジスタに対するライトアク
セス信号が発生され(ステップS45)、そして、ステ
ップS44が実行される。このときののアドレスは割込
を受けた割込入力ポートに対応したBADRxレジスタ
の値に最高割込レベル値+1のオフセット分を加えた値
である。最高割込レベル値が15でレジスタが4バイト
バウンダリにマッピングされている場合には、
【0025】
【数3】 アドレス=BADRxレジスタ値+(15+1)×4 と計算される。図6はSTATEレジスタが示す4つの
割込状態の関係を示しており、I状態は初期状態であ
り、割込要求信号が供給されてそれを受信すると、W状
態となる。基本ISUの場合には上位のMPUに通知す
る割込ベクタ値がIACKレジスタに準備されると、割
込状態はW状態からV状態へ変化する。拡張ISUの場
合には上位の基本ISU又は拡張ISUに通知する割込
レベル値がIACKレジスタに準備されると、割込状態
はW状態からV状態へ変化する。V状態に変化してもよ
り高い割込レベル値の割込要求が存在する場合には、現
在の状態はV状態からW状態に戻る。V状態にあるとき
に、IACKレジスタに対してMPU又は上位のISU
からリードアクセス信号が供給されそれを受信した場合
にはSTATEレジスタが示す状態はV状態からA状態
へ変化する。A状態にあるときに、EOIレジスタに対
してMPU又は上位のISUからライトアクセス信号が
供給されそれを受信した場合には割込状態はA状態から
I状態へ変化する。
割込状態の関係を示しており、I状態は初期状態であ
り、割込要求信号が供給されてそれを受信すると、W状
態となる。基本ISUの場合には上位のMPUに通知す
る割込ベクタ値がIACKレジスタに準備されると、割
込状態はW状態からV状態へ変化する。拡張ISUの場
合には上位の基本ISU又は拡張ISUに通知する割込
レベル値がIACKレジスタに準備されると、割込状態
はW状態からV状態へ変化する。V状態に変化してもよ
り高い割込レベル値の割込要求が存在する場合には、現
在の状態はV状態からW状態に戻る。V状態にあるとき
に、IACKレジスタに対してMPU又は上位のISU
からリードアクセス信号が供給されそれを受信した場合
にはSTATEレジスタが示す状態はV状態からA状態
へ変化する。A状態にあるときに、EOIレジスタに対
してMPU又は上位のISUからライトアクセス信号が
供給されそれを受信した場合には割込状態はA状態から
I状態へ変化する。
【0026】図7は本発明の第2実施例であるコンピュ
ータシステムを示している。このコンピュータシステム
においては、図1の基本基板1及び拡張基板2の他に拡
張基板17が備えられている。拡張基板17の構成は拡
張基板2と同一であり、拡張ISU21、バスブリッジ
回路22、拡張システムバス23、及び割込ソース2
4,25からなる。拡張ISU21の割込出力ポートI
NTは基本ISU7の割込入力ポートBに接続されてい
る。
ータシステムを示している。このコンピュータシステム
においては、図1の基本基板1及び拡張基板2の他に拡
張基板17が備えられている。拡張基板17の構成は拡
張基板2と同一であり、拡張ISU21、バスブリッジ
回路22、拡張システムバス23、及び割込ソース2
4,25からなる。拡張ISU21の割込出力ポートI
NTは基本ISU7の割込入力ポートBに接続されてい
る。
【0027】拡張基板17自体の動作は上記した第1実
施例における拡張基板2と同一であるので、個々の動作
説明は省略する。ここでは、特別な動作例として拡張基
板2からは割込レベル値Aの第2割込要求信号が、また
拡張基板17からは割込レベル値Bの第3割込要求信号
が基本基板1の基本ISU7に供給された場合の動作に
ついて説明する。このときの割込レベル値Bの割込優先
順位が割込レベル値Aより高く、基本ISU7に拡張基
板2からの第2割込要求信号の入力後であって、MPU
3が割込通知信号を受信する前に基本ISU7に拡張基
板17からの第3割込要求信号が入力されたものとす
る。
施例における拡張基板2と同一であるので、個々の動作
説明は省略する。ここでは、特別な動作例として拡張基
板2からは割込レベル値Aの第2割込要求信号が、また
拡張基板17からは割込レベル値Bの第3割込要求信号
が基本基板1の基本ISU7に供給された場合の動作に
ついて説明する。このときの割込レベル値Bの割込優先
順位が割込レベル値Aより高く、基本ISU7に拡張基
板2からの第2割込要求信号の入力後であって、MPU
3が割込通知信号を受信する前に基本ISU7に拡張基
板17からの第3割込要求信号が入力されたものとす
る。
【0028】また、基本ISU7において拡張ISU1
1に対応するBADRレジスタをBADRAレジスタと
し、拡張ISU21に対応するBADRレジスタをBA
DRBレジスタとし、BADRAレジスタ及びBADR
Bレジスタには拡張基板2,17のISU11,21の
ベースアドレスが設定されているとする。先ず、拡張基
板2の拡張ISU11から基本ISU7に第2割込要求
信号が供給されると、基本ISU7は割込要求受信ルー
チンに従って拡張基板2の拡張ISU11のIACKレ
ジスタの割込レベル値Aを読み取り、割込レベル値A及
び割込入力ポートAについてのSTATEレジスタの状
態がI状態からW状態に変化される。基本ISU7によ
る割込要求送信ルーチンによって割込状態がW状態があ
ることが検知され、拡張ISU11の割込レベル値Aの
ISURレジスタの内容を読み込み、基本ISU7の割
込レベル値Aに対応するISURレジスタに割込ベクタ
値が書き込まれる。そして、基本ISU7ではIACK
レジスタに拡張基板2からの割込ベクタ値がセットさ
れ、割込レベル値A及び割込入力ポートAについてのS
TATEレジスタの状態がW状態からV状態に変化さ
れ、割込出力ポートINTからMPU3に対し割込通知
信号が出力される。
1に対応するBADRレジスタをBADRAレジスタと
し、拡張ISU21に対応するBADRレジスタをBA
DRBレジスタとし、BADRAレジスタ及びBADR
Bレジスタには拡張基板2,17のISU11,21の
ベースアドレスが設定されているとする。先ず、拡張基
板2の拡張ISU11から基本ISU7に第2割込要求
信号が供給されると、基本ISU7は割込要求受信ルー
チンに従って拡張基板2の拡張ISU11のIACKレ
ジスタの割込レベル値Aを読み取り、割込レベル値A及
び割込入力ポートAについてのSTATEレジスタの状
態がI状態からW状態に変化される。基本ISU7によ
る割込要求送信ルーチンによって割込状態がW状態があ
ることが検知され、拡張ISU11の割込レベル値Aの
ISURレジスタの内容を読み込み、基本ISU7の割
込レベル値Aに対応するISURレジスタに割込ベクタ
値が書き込まれる。そして、基本ISU7ではIACK
レジスタに拡張基板2からの割込ベクタ値がセットさ
れ、割込レベル値A及び割込入力ポートAについてのS
TATEレジスタの状態がW状態からV状態に変化さ
れ、割込出力ポートINTからMPU3に対し割込通知
信号が出力される。
【0029】一方、拡張基板17の拡張ISU21から
基本ISU7の割込入力ポートBに第3割込要求信号が
入力されると、基本ISU7は割込要求受信ルーチンに
従って拡張基板17の拡張ISU21のIACKレジス
タの割込レベル値Bを読み取り、割込レベル値B及び割
込入力ポートBについてのSTATEレジスタの状態が
I状態からW状態に変化される。基本ISU7による割
込要求送信ルーチンによって割込状態がW状態があるこ
とが検知され、拡張ISU21の割込レベル値BのIS
URレジスタの内容を読み込み、基本ISU7の割込レ
ベル値Bに対応するISURレジスタに割込ベクタ値が
書き込まれる。その後、基本ISU7においては、IA
CKレジスタに拡張基板17からの割込ベクタ値が拡張
基板2からの割込ベクタ値に上書きされ、割込レベル値
B及び割込入力ポートBについてのSTATEレジスタ
の状態がW状態からV状態に変化され、割込レベル値A
及び割込入力ポートAについてのSTATEレジスタの
状態がV状態からW状態に変化される。
基本ISU7の割込入力ポートBに第3割込要求信号が
入力されると、基本ISU7は割込要求受信ルーチンに
従って拡張基板17の拡張ISU21のIACKレジス
タの割込レベル値Bを読み取り、割込レベル値B及び割
込入力ポートBについてのSTATEレジスタの状態が
I状態からW状態に変化される。基本ISU7による割
込要求送信ルーチンによって割込状態がW状態があるこ
とが検知され、拡張ISU21の割込レベル値BのIS
URレジスタの内容を読み込み、基本ISU7の割込レ
ベル値Bに対応するISURレジスタに割込ベクタ値が
書き込まれる。その後、基本ISU7においては、IA
CKレジスタに拡張基板17からの割込ベクタ値が拡張
基板2からの割込ベクタ値に上書きされ、割込レベル値
B及び割込入力ポートBについてのSTATEレジスタ
の状態がW状態からV状態に変化され、割込レベル値A
及び割込入力ポートAについてのSTATEレジスタの
状態がV状態からW状態に変化される。
【0030】割込出力ポートINTからMPU3に対す
る割込通知信号は出力されているので、MPU3は割込
の発生を認識し、基本ISU7のIACKレジスタの内
容のリードアクセス信号が生成され、そのIACKレジ
スタを読み取って割込ベクタ値を得る。基本ISU7で
は割込出力ポートINTからの割込通知信号の出力が停
止される。MPU3は割込処理を終了すると、その処理
を終了した拡張基板17による割込によって生じた割込
レベル値Bを基本ISU7のEOIレジスタに書き込
む。基本ISU7ではEOIアクセス受信送信ルーチン
に従って拡張ISU21に対応するEOIレジスタに割
込レベル値Bが書き込まれ、割込レベル値B及び割込入
力ポートBについてのSTATEレジスタの状態がA状
態からI状態に変化される。
る割込通知信号は出力されているので、MPU3は割込
の発生を認識し、基本ISU7のIACKレジスタの内
容のリードアクセス信号が生成され、そのIACKレジ
スタを読み取って割込ベクタ値を得る。基本ISU7で
は割込出力ポートINTからの割込通知信号の出力が停
止される。MPU3は割込処理を終了すると、その処理
を終了した拡張基板17による割込によって生じた割込
レベル値Bを基本ISU7のEOIレジスタに書き込
む。基本ISU7ではEOIアクセス受信送信ルーチン
に従って拡張ISU21に対応するEOIレジスタに割
込レベル値Bが書き込まれ、割込レベル値B及び割込入
力ポートBについてのSTATEレジスタの状態がA状
態からI状態に変化される。
【0031】その後、基本ISU7では割込レベル値A
及び割込入力ポートAについてのSTATEレジスタの
状態がW状態であることが検知され、拡張ISU11の
割込レベル値AのISURレジスタの内容を再度読み込
み、基本ISU7の割込レベル値Aに対応するISUR
レジスタに割込ベクタ値が書き込まれる。そして、基本
ISU7ではIACKレジスタに拡張基板2からの割込
ベクタ値がセットされ、割込レベル値A及び割込入力ポ
ートAについてのSTATEレジスタの状態がW状態か
らV状態に変化され、割込出力ポートINTからMPU
3に対し割込通知信号が出力される。
及び割込入力ポートAについてのSTATEレジスタの
状態がW状態であることが検知され、拡張ISU11の
割込レベル値AのISURレジスタの内容を再度読み込
み、基本ISU7の割込レベル値Aに対応するISUR
レジスタに割込ベクタ値が書き込まれる。そして、基本
ISU7ではIACKレジスタに拡張基板2からの割込
ベクタ値がセットされ、割込レベル値A及び割込入力ポ
ートAについてのSTATEレジスタの状態がW状態か
らV状態に変化され、割込出力ポートINTからMPU
3に対し割込通知信号が出力される。
【0032】MPU3は割込通知信号に応答して割込の
発生を認識し、基本ISU7のIACKレジスタの内容
のリードアクセス信号が生成され、そのIACKレジス
タを読み取って割込ベクタ値を得る。基本ISU7では
割込出力ポートINTからの割込通知信号の出力が停止
される。MPU3は割込処理を終了すると、その処理を
終了した拡張基板2による割込によって生じた割込レベ
ル値Aを基本ISU7のEOIレジスタに書き込む。基
本ISU7ではEOIアクセス受信送信ルーチンに従っ
て拡張ISU11に対応するEOIレジスタに割込レベ
ル値Aが書き込まれ、割込レベル値A及び割込入力ポー
トAについてのSTATEレジスタの状態がA状態から
I状態に変化される。
発生を認識し、基本ISU7のIACKレジスタの内容
のリードアクセス信号が生成され、そのIACKレジス
タを読み取って割込ベクタ値を得る。基本ISU7では
割込出力ポートINTからの割込通知信号の出力が停止
される。MPU3は割込処理を終了すると、その処理を
終了した拡張基板2による割込によって生じた割込レベ
ル値Aを基本ISU7のEOIレジスタに書き込む。基
本ISU7ではEOIアクセス受信送信ルーチンに従っ
て拡張ISU11に対応するEOIレジスタに割込レベ
ル値Aが書き込まれ、割込レベル値A及び割込入力ポー
トAについてのSTATEレジスタの状態がA状態から
I状態に変化される。
【0033】かかる図7の構成を有するコンピュータシ
ステムにおいては、複数の拡張ISUを基本ISUに接
続することにより、システムバスに並列に拡張基板が接
続されるシステム拡張に対応した割込制御を図ることが
できる。また、割込情報の伝達に基板間を結ぶ既存のバ
ス及びバス制御回路を用いることによりISU間の信号
ラインを1拡張当たり1ラインとすることができる。
ステムにおいては、複数の拡張ISUを基本ISUに接
続することにより、システムバスに並列に拡張基板が接
続されるシステム拡張に対応した割込制御を図ることが
できる。また、割込情報の伝達に基板間を結ぶ既存のバ
ス及びバス制御回路を用いることによりISU間の信号
ラインを1拡張当たり1ラインとすることができる。
【0034】図8は本発明の第3実施例であるコンピュ
ータシステムを示している。このコンピュータシステム
においては、図7と同様に基本基板1、拡張基板2及び
拡張基板17が備えられている。基本基板1及び拡張基
板2の接続は図1の構成と同様であるが、拡張基板17
は拡張基板2に接続されている。すなわち、拡張ISU
21の割込出力ポートINTは拡張ISU11の割込入
力ポートAに接続され、バスブリッジ回路22は拡張基
板2の拡張システムバス13に接続されている。よっ
て、拡張基板2は1次拡張基板をなし、拡張基板17は
2次拡張基板をなし、拡張ISU11は1次拡張ISU
をなし、拡張ISU21は2次拡張ISUをなしてい
る。
ータシステムを示している。このコンピュータシステム
においては、図7と同様に基本基板1、拡張基板2及び
拡張基板17が備えられている。基本基板1及び拡張基
板2の接続は図1の構成と同様であるが、拡張基板17
は拡張基板2に接続されている。すなわち、拡張ISU
21の割込出力ポートINTは拡張ISU11の割込入
力ポートAに接続され、バスブリッジ回路22は拡張基
板2の拡張システムバス13に接続されている。よっ
て、拡張基板2は1次拡張基板をなし、拡張基板17は
2次拡張基板をなし、拡張ISU11は1次拡張ISU
をなし、拡張ISU21は2次拡張ISUをなしてい
る。
【0035】ここでは、拡張基板17の割込入力ポート
a又はbに割込ソース24又は25から第1割込要求信
号が入力された場合について動作説明する。2次拡張I
SU21においては、割込入力ポートa,bのいずれか
1の割込入力ポートに第1割込要求信号が入力される
と、その1の割込入力ポートに対応するVPDRレジス
タの割込レベル値及び割込ベクタ値が読み出され、その
読出割込レベル値がIACKレジスタに保持される。同
時にその割込レベル値に対応するISURレジスタに読
出割込ベクタ値が保持される。そして、割込出力ポート
INTから第3割込要求信号が1次拡張ISU11の割
込入力ポートAに対し出力される。
a又はbに割込ソース24又は25から第1割込要求信
号が入力された場合について動作説明する。2次拡張I
SU21においては、割込入力ポートa,bのいずれか
1の割込入力ポートに第1割込要求信号が入力される
と、その1の割込入力ポートに対応するVPDRレジス
タの割込レベル値及び割込ベクタ値が読み出され、その
読出割込レベル値がIACKレジスタに保持される。同
時にその割込レベル値に対応するISURレジスタに読
出割込ベクタ値が保持される。そして、割込出力ポート
INTから第3割込要求信号が1次拡張ISU11の割
込入力ポートAに対し出力される。
【0036】1次拡張ISU11においては、割込入力
ポートAに第3割込要求信号が入力されると、2次拡張
ISU21のIACKレジスタに対するリードアクセス
信号が発生され、そのIACKレジスタに保持された割
込レベル値が1次拡張ISU11に読み込まれる。2次
拡張ISU21はリードアクセス信号に応答してIAC
Kレジスタから割込レベル値を出力すると、割込出力ポ
ートINTの第3割込要求信号の出力を停止する。1次
拡張ISU11では割込レベル値が分かると、その割込
レベル値に対応する2次拡張ISU21のISURレジ
スタに対するリードアクセス信号が発生され、そのIS
URレジスタに保持された割込ベクタ値が1次拡張IS
U11に読み込まれ、その読込割込ベクタ値は1次拡張
ISU11内の同一レベルのISURレジスタに書き込
まれて保持される。1次拡張ISU11では、ISUR
レジスタに保持された割込ベクタ値は更にIACKレジ
スタに保持され、割込出力ポートINTから第2割込要
求信号が基本ISU7の割込入力ポートAに対し出力さ
れる。
ポートAに第3割込要求信号が入力されると、2次拡張
ISU21のIACKレジスタに対するリードアクセス
信号が発生され、そのIACKレジスタに保持された割
込レベル値が1次拡張ISU11に読み込まれる。2次
拡張ISU21はリードアクセス信号に応答してIAC
Kレジスタから割込レベル値を出力すると、割込出力ポ
ートINTの第3割込要求信号の出力を停止する。1次
拡張ISU11では割込レベル値が分かると、その割込
レベル値に対応する2次拡張ISU21のISURレジ
スタに対するリードアクセス信号が発生され、そのIS
URレジスタに保持された割込ベクタ値が1次拡張IS
U11に読み込まれ、その読込割込ベクタ値は1次拡張
ISU11内の同一レベルのISURレジスタに書き込
まれて保持される。1次拡張ISU11では、ISUR
レジスタに保持された割込ベクタ値は更にIACKレジ
スタに保持され、割込出力ポートINTから第2割込要
求信号が基本ISU7の割込入力ポートAに対し出力さ
れる。
【0037】基本ISU7においては、割込入力ポート
Aに第2割込要求信号が入力されると、1次拡張ISU
11のIACKレジスタに対するリードアクセス信号が
発生され、そのIACKレジスタに保持された割込レベ
ル値が基本ISU7に読み込まれる。1次拡張ISU1
1ではリードアクセス信号に応答してIACKレジスタ
から割込レベル値が出力されると、割込出力ポートIN
Tの第2割込要求信号の出力が停止される。基本ISU
7では割込レベル値が分かると、その割込レベル値に対
応する1次拡張ISU11のISURレジスタに対する
リードアクセス信号が発生され、そのISURレジスタ
に保持された割込ベクタ値が基本ISU7に読み込ま
れ、その読込割込ベクタ値は基本ISU7内の同一レベ
ルのISURレジスタに書き込まれて保持される。
Aに第2割込要求信号が入力されると、1次拡張ISU
11のIACKレジスタに対するリードアクセス信号が
発生され、そのIACKレジスタに保持された割込レベ
ル値が基本ISU7に読み込まれる。1次拡張ISU1
1ではリードアクセス信号に応答してIACKレジスタ
から割込レベル値が出力されると、割込出力ポートIN
Tの第2割込要求信号の出力が停止される。基本ISU
7では割込レベル値が分かると、その割込レベル値に対
応する1次拡張ISU11のISURレジスタに対する
リードアクセス信号が発生され、そのISURレジスタ
に保持された割込ベクタ値が基本ISU7に読み込ま
れ、その読込割込ベクタ値は基本ISU7内の同一レベ
ルのISURレジスタに書き込まれて保持される。
【0038】基本ISU7では、ISURレジスタに保
持された割込ベクタ値は更にIACKレジスタに保持さ
れ、割込出力ポートINTから割込通知信号がMPU3
に対し出力される。MPU3は割込通知信号が供給され
ると、ISURレジスタから割込ベクタ値を得て、その
割込ベクタ値で開始アドレス位置が定まる割込ハンドラ
による割込処理を開始する。MPU3は割込処理を終了
する前に2次拡張ISU21の1の割込入力ポートa又
はbに接続された割込ソースによる第1割込要求信号の
発生をクリアさせる。MPU3は割込処理を終了する
と、基本ISU7のEOIレジスタに割込レベル値を書
き込み、基本ISU7においてはEOIレジスタに割込
レベル値が書き込まれると、そのレベル値に該当するI
SURレジスタに保持された割込ベクタ値が消去され
る。
持された割込ベクタ値は更にIACKレジスタに保持さ
れ、割込出力ポートINTから割込通知信号がMPU3
に対し出力される。MPU3は割込通知信号が供給され
ると、ISURレジスタから割込ベクタ値を得て、その
割込ベクタ値で開始アドレス位置が定まる割込ハンドラ
による割込処理を開始する。MPU3は割込処理を終了
する前に2次拡張ISU21の1の割込入力ポートa又
はbに接続された割込ソースによる第1割込要求信号の
発生をクリアさせる。MPU3は割込処理を終了する
と、基本ISU7のEOIレジスタに割込レベル値を書
き込み、基本ISU7においてはEOIレジスタに割込
レベル値が書き込まれると、そのレベル値に該当するI
SURレジスタに保持された割込ベクタ値が消去され
る。
【0039】また、基本ISU7は1次拡張ISU11
のEOIレジスタに同一の割込レベル値を書き込み、1
次拡張ISU11においてはEOIレジスタに割込レベ
ル値が書き込まれると、そのレベル値に該当するISU
Rレジスタに保持された割込ベクタ値が消去される。1
次拡張ISU11は2次拡張ISU21のEOIレジス
タに同一の割込レベル値を書き込み、2次拡張ISU2
1においてはEOIレジスタに割込レベル値が書き込ま
れると、そのレベル値に該当するISURレジスタに保
持された割込ベクタ値が消去される。
のEOIレジスタに同一の割込レベル値を書き込み、1
次拡張ISU11においてはEOIレジスタに割込レベ
ル値が書き込まれると、そのレベル値に該当するISU
Rレジスタに保持された割込ベクタ値が消去される。1
次拡張ISU11は2次拡張ISU21のEOIレジス
タに同一の割込レベル値を書き込み、2次拡張ISU2
1においてはEOIレジスタに割込レベル値が書き込ま
れると、そのレベル値に該当するISURレジスタに保
持された割込ベクタ値が消去される。
【0040】かかる図8の構成を有するコンピュータシ
ステムによれば、ISUを多段階にカスケード接続する
ことにより、拡張基板が多段階に接続されるシステム構
成に合った割込制御構成を実現することかできる。この
カスケード接続段数は理論的には無限大にすることがで
きる。また、システムの拡張段数が多くてもそれぞれの
ISUが割込ベクタ値をプリフェッチすることにより、
MPUが割込通知を受けてから割込ベクタ値を得るまで
のレイテンシを小さくすることができる。
ステムによれば、ISUを多段階にカスケード接続する
ことにより、拡張基板が多段階に接続されるシステム構
成に合った割込制御構成を実現することかできる。この
カスケード接続段数は理論的には無限大にすることがで
きる。また、システムの拡張段数が多くてもそれぞれの
ISUが割込ベクタ値をプリフェッチすることにより、
MPUが割込通知を受けてから割込ベクタ値を得るまで
のレイテンシを小さくすることができる。
【0041】図9は本発明の第4実施例であるコンピュ
ータシステムを示している。このコンピュータシステム
は、基本的には図1に示した基本基板1及び拡張基板2
が2組備えられた0/1系のホットスタンバイ型の2重
化システムである。一方の組が0系基本基板31及び0
系拡張基板32からなり、他方の組が1系基本基板41
及び1系拡張基板42からなる。
ータシステムを示している。このコンピュータシステム
は、基本的には図1に示した基本基板1及び拡張基板2
が2組備えられた0/1系のホットスタンバイ型の2重
化システムである。一方の組が0系基本基板31及び0
系拡張基板32からなり、他方の組が1系基本基板41
及び1系拡張基板42からなる。
【0042】0系基本基板31はMPU51、チップバ
ス52、システムバス53、バスブリッジ回路54、0
系基本ISU55、割込ソース56,57、AND回路
58,59及び0系ACT表示レジスタ60を備えてい
る。0系基本ISU55の割込入力ポートAにAND回
路58の出力が接続され、割込入力ポートBにAND回
路59の出力が接続されている。AND回路58,59
各々の一方の入力には0系ACT表示レジスタ60の出
力が接続されている。
ス52、システムバス53、バスブリッジ回路54、0
系基本ISU55、割込ソース56,57、AND回路
58,59及び0系ACT表示レジスタ60を備えてい
る。0系基本ISU55の割込入力ポートAにAND回
路58の出力が接続され、割込入力ポートBにAND回
路59の出力が接続されている。AND回路58,59
各々の一方の入力には0系ACT表示レジスタ60の出
力が接続されている。
【0043】1系基本基板41はMPU71、チップバ
ス72、システムバス73、バスブリッジ回路74、1
系基本ISU75、割込ソース76,77、AND回路
78,79及び1系ACT表示レジスタ80を備えてい
る。1系基本ISU75の割込入力ポートAにAND回
路78の出力が接続され、割込入力ポートBにAND回
路79の出力が接続されている。AND回路78,79
各々の一方の入力には1系ACT表示レジスタ80の出
力が接続されている。
ス72、システムバス73、バスブリッジ回路74、1
系基本ISU75、割込ソース76,77、AND回路
78,79及び1系ACT表示レジスタ80を備えてい
る。1系基本ISU75の割込入力ポートAにAND回
路78の出力が接続され、割込入力ポートBにAND回
路79の出力が接続されている。AND回路78,79
各々の一方の入力には1系ACT表示レジスタ80の出
力が接続されている。
【0044】0系拡張基板32は、拡張ISU81、バ
スブリッジ回路82、拡張システムバス83 、及び割
込ソース84,85を備えている。拡張ISU81の割
込出力ポートINTはAND回路58,79各々の他方
の入力に接続されている。1系拡張基板42は、拡張I
SU91、バスブリッジ回路92、拡張システムバス9
3 、及び割込ソース94,95を備えている。拡張I
SU91の割込出力ポートINTはAND回路59,7
8各々の他方の入力に接続されている。
スブリッジ回路82、拡張システムバス83 、及び割
込ソース84,85を備えている。拡張ISU81の割
込出力ポートINTはAND回路58,79各々の他方
の入力に接続されている。1系拡張基板42は、拡張I
SU91、バスブリッジ回路92、拡張システムバス9
3 、及び割込ソース94,95を備えている。拡張I
SU91の割込出力ポートINTはAND回路59,7
8各々の他方の入力に接続されている。
【0045】また、0系基本基板31のシステムバス5
3にはバスブリッジ回路61が接続され、1系基本基板
41のシステムバス73にはバスブリッジ回路62が接
続されている。更に、バスブリッジ回路61,62は互
いに接続されている。、0/1系の基本基板31,41
は2重化動作時には必ず一方の系がアクティブ(活性)
状態となり、他方の系がスタンバイ(待機)状態とな
る。拡張基板32,42は常にアクティブ状態である。
3にはバスブリッジ回路61が接続され、1系基本基板
41のシステムバス73にはバスブリッジ回路62が接
続されている。更に、バスブリッジ回路61,62は互
いに接続されている。、0/1系の基本基板31,41
は2重化動作時には必ず一方の系がアクティブ(活性)
状態となり、他方の系がスタンバイ(待機)状態とな
る。拡張基板32,42は常にアクティブ状態である。
【0046】0系ACT表示レジスタ60及び1系AC
T表示レジスタ80はそれを含む基本基板がアクティブ
状態であるか否かを示すレジスタである。0系ACT表
示レジスタ60がアクティブ状態の“1”を示すとき1
系ACT表示レジスタ80はスタンバイ状態の“0”を
示し、0系ACT表示レジスタ60がスタンバイ状態の
“0”を示すとき1系ACT表示レジスタ80はアクテ
ィブ状態の“1”を示す。
T表示レジスタ80はそれを含む基本基板がアクティブ
状態であるか否かを示すレジスタである。0系ACT表
示レジスタ60がアクティブ状態の“1”を示すとき1
系ACT表示レジスタ80はスタンバイ状態の“0”を
示し、0系ACT表示レジスタ60がスタンバイ状態の
“0”を示すとき1系ACT表示レジスタ80はアクテ
ィブ状態の“1”を示す。
【0047】0系ACT表示レジスタ60がアクティブ
状態の“1”を示すとき1系ACT表示レジスタ80は
スタンバイ状態の“0”を示すときには、0系拡張基板
32及び1系拡張基板42のいずれで生じた割込要求も
AND回路58又は59によって0系基本ISU55の
割込入力ポートに供給されるので、0系基本基板31に
て処理される。このとき、1系基本基板41では割込処
理は行われない。また、0系基本基板31の0系基本I
SU55と1系拡張基板42の1系拡張ISU91とは
バスブリッジ回路54,61,62,92を介してレジ
スタ等のデータを交換する。この構成における動作は図
7の構成の場合と同様となる。
状態の“1”を示すとき1系ACT表示レジスタ80は
スタンバイ状態の“0”を示すときには、0系拡張基板
32及び1系拡張基板42のいずれで生じた割込要求も
AND回路58又は59によって0系基本ISU55の
割込入力ポートに供給されるので、0系基本基板31に
て処理される。このとき、1系基本基板41では割込処
理は行われない。また、0系基本基板31の0系基本I
SU55と1系拡張基板42の1系拡張ISU91とは
バスブリッジ回路54,61,62,92を介してレジ
スタ等のデータを交換する。この構成における動作は図
7の構成の場合と同様となる。
【0048】一方、0系ACT表示レジスタ60がスタ
ンバイ状態の“0”を示すとき1系ACT表示レジスタ
80はアクティブ状態の“1”を示すときには、0系拡
張基板32及び1系拡張基板42のいずれで生じた割込
要求もAND回路78又は79によって1系基本ISU
75の割込入力ポートに供給されるので、1系基本基板
41にて処理される。このとき、0系基本基板31では
割込処理は行われない。また、1系基本基板41の1系
基本ISU75と0系拡張基板32の0系拡張ISU8
1とはバスブリッジ回路74,62,61,82を介し
てレジスタ等のデータを交換する。この場合の動作も図
7の構成の場合と同様となる。
ンバイ状態の“0”を示すとき1系ACT表示レジスタ
80はアクティブ状態の“1”を示すときには、0系拡
張基板32及び1系拡張基板42のいずれで生じた割込
要求もAND回路78又は79によって1系基本ISU
75の割込入力ポートに供給されるので、1系基本基板
41にて処理される。このとき、0系基本基板31では
割込処理は行われない。また、1系基本基板41の1系
基本ISU75と0系拡張基板32の0系拡張ISU8
1とはバスブリッジ回路74,62,61,82を介し
てレジスタ等のデータを交換する。この場合の動作も図
7の構成の場合と同様となる。
【0049】かかる図9の構成を有するコンピュータシ
ステムによれば、ホットスタンバイ型二重化構成時に、
スタンバイ系で発生した割込をアクティブ系のMPUに
通知することができる。また、アクティブ・スタンバイ
系の切替の際に自動的に割込通知先をアクティブ系のM
PUに切り替えることができる。
ステムによれば、ホットスタンバイ型二重化構成時に、
スタンバイ系で発生した割込をアクティブ系のMPUに
通知することができる。また、アクティブ・スタンバイ
系の切替の際に自動的に割込通知先をアクティブ系のM
PUに切り替えることができる。
【0050】
【発明の効果】以上の如く、本発明のコンピュータシス
テムによれば、第1割込ソースから発せられた第1割込
要求信号を第1拡張割込コントローラの割込入力ポート
にて受信して第2割込要求信号が割込出力ポートから出
力されると、その第2割込要求信号は基本割込コントロ
ーラの割込入力ポートにて受信され、割込ベクタ値を第
1拡張割込コントローラから得てマイクロプロセッサに
供給し得る状態にした後、マイクロプロセッサに割込通
知信号を出力するので、マイクロプロセッサは割込通知
信号に応答して第1拡張割込コントローラの割込入力ポ
ートに対応する割込ベクタ値をバスを介して直ちに得て
割込処理を開始することができる。よって、割込時にバ
スの使用が占有される時間を比較的に短くすることがで
き、これによりコンピュータシステム性能の低下を防止
することができる。
テムによれば、第1割込ソースから発せられた第1割込
要求信号を第1拡張割込コントローラの割込入力ポート
にて受信して第2割込要求信号が割込出力ポートから出
力されると、その第2割込要求信号は基本割込コントロ
ーラの割込入力ポートにて受信され、割込ベクタ値を第
1拡張割込コントローラから得てマイクロプロセッサに
供給し得る状態にした後、マイクロプロセッサに割込通
知信号を出力するので、マイクロプロセッサは割込通知
信号に応答して第1拡張割込コントローラの割込入力ポ
ートに対応する割込ベクタ値をバスを介して直ちに得て
割込処理を開始することができる。よって、割込時にバ
スの使用が占有される時間を比較的に短くすることがで
き、これによりコンピュータシステム性能の低下を防止
することができる。
【図1】本発明の第1実施例を示すブロック図である。
【図2】割込要求受信ルーチンを示すフローチャートで
ある。
ある。
【図3】割込要求送信ルーチンを示すフローチャートで
ある。
ある。
【図4】IACKアクセス受信ルーチンを示すフローチ
ャートである。
ャートである。
【図5】EOIアクセス受信送信ルーチンを示すフロー
チャートである。
チャートである。
【図6】割込状態の変化を示す図である。
【図7】本発明の第2実施例を示すブロック図である。
【図8】本発明の第3実施例を示すブロック図である。
【図9】本発明の第4実施例を示すブロック図である。
1,31,41 基本基板 2,17,32,42 拡張基板 3,51,71 MPU 6,12,22,54,61,62,74,82,92
バスブリッジ回路
バスブリッジ回路
Claims (6)
- 【請求項1】 第1割込ソースから発せられた第1割込
要求信号を割込入力ポートにて受信して第2割込要求信
号を割込出力ポートから出力する第1拡張割込コントロ
ーラと、 前記第1拡張割込コントローラから出力された第2割込
要求信号を割込入力ポートにて受信して割込通知信号を
割込出力ポートから出力する基本割込コントローラと、 前記割込通知信号に応答して前記第1拡張割込コントロ
ーラの割込入力ポートに対応する割込ベクタ値をバスを
介して得て割込処理を開始する第1マイクロプロセッサ
と、を備えたコンピュータシステムであって、 前記基本割込コントローラは前記割込ベクタ値を前記第
1拡張割込コントローラから得て前記マイクロプロセッ
サに供給し得る状態にした後、前記割込通知信号を出力
することを特徴とするコンピュータシステム。 - 【請求項2】 前記第1拡張割込コントローラは、前記
第1割込要求信号を受信すると、前記第1拡張割込コン
トローラの割込入力ポートに対応する割込レベル値及び
割込ベクタ値を予め記憶したVPDPレジスタから得
て、割込レベル値をIACKレジスタに保持し、割込ベ
クタ値を割込レベル値に対応して備えられたISURレ
ジスタに保持してから前記第2割込要求信号を出力し、 前記基本割込コントローラは、前記第2割込要求信号を
受信すると、前記第1拡張割込コントローラに対して割
込レベル値のリードアクセス信号を発生して、その割込
レベル値を前記第1拡張割込コントローラのIACKレ
ジスタから読み取り、 前記第1拡張割込コントローラは、前記リードアクセス
信号を受信すると、前記第2割込要求信号の出力を停止
し、 前記基本割込コントローラは、読み取った割込レベル値
に対応する割込ベクタ値のリードアクセス信号を前記第
1拡張割込コントローラに対して発生して、その割込ベ
クタ値を前記第1拡張割込コントローラのISURレジ
スタから読み取り、読み取った割込ベクタ値を割込レベ
ル値に対応して備えられた自身のISURレジスタに書
き込み、更に、自身のIACKレジスタに書き込んだ
後、前記割込通知信号を出力し、 前記マイクロプロセッサは、前記割込通知信号に応答し
て前記基本割込コントローラのIACKレジスタから割
込ベクタ値を読み取って前記割込処理を開始し、前記割
込処理を終了すると、前記基本割込コントローラのEO
Iレジスタに対し割込レベルの書き込みの第1ライトア
クセス信号を発生し、 前記基本割込コントローラは、前記第1ライトアクセス
信号を受信すると、割込レベルに対応するISURレジ
スタの内容を消去し、前記第1拡張割込コントローラの
EOIレジスタに対し割込レベルの書き込みの第2ライ
トアクセス信号を発生し、 前記第1拡張割込コントローラは、前記第2ライトアク
セス信号を受信すると、割込レベル値に対応するISU
Rレジスタの内容を消去することを特徴とする請求項1
記載のコンピュータシステム。 - 【請求項3】 前記基本割込コントローラは、前記第1
拡張割込コントローラのベースアドレス値を設定するB
ADRレジスタを有することを特徴とする請求項1記載
のコンピュータシステム。 - 【請求項4】 第2割込ソースから発せられた第1割込
要求信号を割込入力ポートにて受信して第3割込要求信
号を割込出力ポートから出力する少なくとも1つの第2
拡張割込コントローラを備え、 前記基本割込コントローラは、前記割込通知信号を割込
出力ポートから出力した直後に、前記第2拡張割込コン
トローラから出力された前記第3割込要求信号を前記割
込入力ポートとは別の割込入力ポートにて受信した場合
には、前記第1及び第2拡張割込コントローラの割込入
力ポートについて割込レベル値が大なる方を割込ベクタ
値を優先して前記マイクロプロセッサに供給することを
特徴とする請求項1記載のコンピュータシステム。 - 【請求項5】 第2割込ソースから発せられた第1割込
要求信号を割込入力ポートにて受信して第3割込要求信
号を割込出力ポートから出力する少なくとも1つの第2
拡張割込コントローラを備え、 前記第1拡張割込コントローラは前記第2拡張割込コン
トローラの前記第3割込要求信号を受信すると、更に、
前記基本割込コントローラの割込入力ポートに対して前
記第2割込要求信号を出力することを特徴とする請求項
1記載のコンピュータシステム。 - 【請求項6】 第1割込ソースから発せられた第1割込
要求信号を割込入力ポートにて受信して第2割込要求信
号を割込出力ポートから出力する第1拡張割込コントロ
ーラと、 第2割込ソースから発せられた第1割込要求信号を割込
入力ポートにて受信して第3割込要求信号を割込出力ポ
ートから出力する第2拡張割込コントローラと、 前記第1拡張割込コントローラから出力された第2割込
要求信号又は前記第2拡張割込コントローラから出力さ
れた第3割込要求信号を割込入力ポートにて受信して割
込通知信号を割込出力ポートから出力する第1基本割込
コントローラと、 前記第1基本割込コントローラからの割込通知信号に応
答して前記第1又は第2拡張割込コントローラの割込入
力ポートに対応する割込ベクタ値をバスを介して得て割
込処理を開始する第1マイクロプロセッサと、 前記第1拡張割込コントローラから出力された第2割込
要求信号又は前記第2拡張割込コントローラから出力さ
れた第3割込要求信号を割込入力ポートにて受信して割
込通知信号を割込出力ポートから出力する第2基本割込
コントローラと、 前記第2基本割込コントローラからの割込通知信号に応
答して前記第1又は第2拡張割込コントローラの割込入
力ポートに対応する割込ベクタ値をバスを介して得て割
込処理を開始する第2マイクロプロセッサと、 前記第1基本割込コントローラ及び第2基本割込コント
ローラのいずれか1一方の割込入力ポートを選択的に活
性化状態にする選択手段と、を備えたことを特徴とする
コンピュータシステム。
Priority Applications (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP14411498A JPH11338713A (ja) | 1998-05-26 | 1998-05-26 | コンピュータシステム |
Applications Claiming Priority (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP14411498A JPH11338713A (ja) | 1998-05-26 | 1998-05-26 | コンピュータシステム |
Publications (1)
Publication Number | Publication Date |
---|---|
JPH11338713A true JPH11338713A (ja) | 1999-12-10 |
Family
ID=15354521
Family Applications (1)
Application Number | Title | Priority Date | Filing Date |
---|---|---|---|
JP14411498A Pending JPH11338713A (ja) | 1998-05-26 | 1998-05-26 | コンピュータシステム |
Country Status (1)
Country | Link |
---|---|
JP (1) | JPH11338713A (ja) |
Cited By (2)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
JP2014038438A (ja) * | 2012-08-14 | 2014-02-27 | Fujitsu Ltd | 演算処理装置、情報処理装置及び割込制御方法 |
WO2014184935A1 (ja) * | 2013-05-16 | 2014-11-20 | 三菱電機株式会社 | バス中継装置 |
-
1998
- 1998-05-26 JP JP14411498A patent/JPH11338713A/ja active Pending
Cited By (7)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
JP2014038438A (ja) * | 2012-08-14 | 2014-02-27 | Fujitsu Ltd | 演算処理装置、情報処理装置及び割込制御方法 |
WO2014184935A1 (ja) * | 2013-05-16 | 2014-11-20 | 三菱電機株式会社 | バス中継装置 |
CN105190582A (zh) * | 2013-05-16 | 2015-12-23 | 三菱电机株式会社 | 总线中继装置 |
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