JPH03235544A

JPH03235544A - データ伝送装置並びに受信データ処理方法

Info

Publication number: JPH03235544A
Application number: JP2032108A
Authority: JP
Inventors: Yasuhisa Shiobara; 康壽塩原
Original assignee: Toshiba Corp
Current assignee: Toshiba Corp
Priority date: 1990-02-13
Filing date: 1990-02-13
Publication date: 1991-10-21
Anticipated expiration: 2013-03-18
Also published as: JP2728760B2; KR950005145B1; DE4104601A1; US5414813A; DE4104601C2; KR910016168A

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】［発明の目的］（産業上の利用分野）本発明は、複数地点に散在するコンピュータや各種の制
御装置等を共通伝送路で接続して相互に情報の交換を行
う例えばデータ伝送システム、ＬＡＮ　（ローカルエリ
アネットワーク）等に適用される受信データ処理方式に
係わり、特にデータ伝送速度の高速化に充分対処できる
受信データ処理方式に関する。

（従来の技術）近年、工場の自動化の進展に伴い、コンピュータ、ＰＣ
（プログラマブルコントローラ）ＤＯ３（デジタル計装
制御コントローラ）等のインテリジェント機器を共通伝
送路に接続してネットワーク化することにより、これら
複数の機器相互の間で製造指示・生産実績等の生産情報
、製造プログラムデータやプロセス制御データ、監視デ
ータ等の情報交換を行い、分散制御とシステム全体の監
視制御を行う高機能、高性能な連続プロセス制御システ
ムを構築する傾向にある。しかも、このような連続プロ
セス制御システムにおいては、複数の機器間で情報交換
する監視・制御データをシステム全体で共有することに
より、各機器での分散制御とシステム全体の監視制御と
を効率よく行う方式がとられている。

ところで、一般に、各機器相互間の情報交換にあっては
、各機器が１台ずつ個別に他の機器を指定しながら情報
を送信し、かつ、その受信確認を行う１：１型のデータ
伝送方式を採用していたが、手順実行の煩雑さや処理ス
ピードの遅れ等か問題となり、近年では１・１型のデー
タ伝送方式に代って一斉同報通信或いは群同報通信、つ
まり放送型によるデータ伝送方式か採用されるようにな
ってきている。この放送型データ伝送方式は、各機器か
周期的にデータを送信し、他の各機器ではその周期的に
到来する監視制御データを受信して各機器共通で一意の
メモリアドレスを持ったコモンメモリに格納し最新デー
タと更新することにより、高速で効率的なＮｚＮ型の情
報交換を行って各機器毎の分散制御とシステム全体の監
視制御を実現する方式をとっている。このような方式を
採用したものとして、特公昭６４−８５０１　：データ
伝送システム、特願昭６２−２２５５１６号：データ伝
送方式がある。

以下、従来の連続プロセス制御システムに適用されるＬ
ＡＮシステムの構成について第６図を参照して説明する
。このシステムは、共通伝送路りに適宜な間隔をもって
例えば制御機器等の複数のノード１．〜１ｏか接続され
、これら各ノード１１〜１．．ｌにはそれぞれコモンメ
モリＣＭが内蔵され、伝送路使用権をもったノードが所
定時間以内に必要な情報を一斉同報通信或いは群同報通
信を行い、所定時間経過するごとに次のノードに伝送路
使用権を与えていくメディアアクセス制御方式をとって
いる。なお、第５図はループ形ネットワークを構成して
いるが、このネットワークの形態にはその他に各ノード
１、〜１．．をバス状に接続するバス形、スター状に接
続するスター形ネットワークがある。

このメディアアクセス制御方式には、ループ形ネットワ
ークに適用されるＩＥＥＥ８０２．５方式や米国規格局
で標準化されているＦＤＤ　Ｉ方式があり、またバス形
、スター形ネットワークに適用される米国電子電気技術
者協会によって標準化されているＩＥＥＥ８０２．４方
式がある。これらの方式は、何れもトークンパッシング
方式であって、トークンと呼ばれるフレームを各ノード
間で受は渡すことにより送信権が各ノードに受は渡され
、同一時刻では複数のノードが同時に送信権を獲得する
ことはない。一方、トークンを受は渡されたノードでは
予め設定された時間内でデータを送信する。従って、各
ノードは、ノード総数と各ノードの設定時間とから自局
がデータを送信するまでに待たなければならない最大時
間を計算することが可能であり、また順番に従って必ず
データを送信することができ、確定的な伝送路アクセス
が可能となる。

従って、第６図のＬＡＮシステムでは、各ノード１１〜
１□が順番に周期的に自身の出力データを挿入した第７
図に示すようなデータフレームを他のノードヘー斉同報
伝送または群同報伝送を行うことになる。この図におい
てＰＡはプリアンプル、５ＳＡＰは送信元アドレス識別
子、ＳＤはスタートデリミタ、ＦＣはフレーム制御、Ｄ
Ａは受信先アドレス、ＳＡは送信元アドレス、ＤＳＡＰ
は受信先識別子、Ｃは情報コマンド、ＷＮは情報ワード
数、ＤＡＴＡ０〜ＤＡＴＡｎはデータ、ＦＣ３はフレー
ムチエツクシーケンスである。

このどき、他の全てのノードにおいては上記のデータフ
レームを受信すると、コモンメモリＣＭの共通の一意の
メモリアドレスに格納する。伝送路使用権をもつノード
は所定時間経過すると次のノードにトークンフレームを
渡す。このトークンフレームを受けとったノードは所定
時間伝送路使用権を獲得し、同様にデータフレームを伝
送する。

従って、全てのノード１、〜１．．はコモンメモリＣＭ
に同一データを保有することになる。第８図は所定の伝
送周期Ｔ内に各ノード１１１２〜１、が順番にデータフ
レームＤＦ１、トークンフレームＴＫ、データフレーム
ＤＦ２、トークンフレームＴ、・・・を伝送して一巡す
る伝送路上のフレーム列の一例を示している。

しかして、各ノード１７．１□〜１ｏは第９図に示すよ
うなハード構成を有している。伝送路使用権をもつノー
ド例えば１□が第７図のデータフレームを伝送すると、
他のノード１゜〜１３ではそのデータフレームをトラン
シーバ回路２１で受信した後、その受信出力２２をトー
クンパッシング方式送受信制御回路２３に送出する。こ
のトークンパッシング方式送受信制御回路２３では受信
されたデータフレーム中のＤＡ（受信先アドレス）フィ
ールドから自局を指定しているか否かを調べる。ここで
、データフレーム中のＤＡフィールドから、自局指定ア
ドレス、同報アドレス、或いは群同報アドレスの自局指
定時の場合には何れも自局指定であると判断し、データ
フレームの自局内への取り込みを行う。しかる後、ＤＭ
Ａ制御回路２４ではトークンパッシング方式送受信制御
回路２３においてデータフレーム受信完了時にそのデー
タフレームの中からＦＣ（フレーム制御）フィールド〜
ＦＣＳ　（フレームチエツクシーケンス）フィールドま
での受信データを取り出してデニアルボート付き受信バ
ッファ２５に格納する。このとき、受信バッファ２５に
は第１０図（ａ）＊たは第１０図（ｂ）のように格納さ
れる。第１０図（ａ）は正常受信の場合の受信バッファ
２５の格納状態、同図（ｂ）は受信誤りのある場合の受
信バッファ２５の格納状態を示している。但し、受信デ
ータフィールド長が“６４°の場合を示している。ここ
で、ＳＴＳは受信が正常に完了したかまたは受信誤りが
発生したか否かの状態を示すステータス情報、ＬＮは受
信バッファ２５に格納されているデータの総数を表して
いる。

一方、送受信制御プロセッサ２６においては、データフ
レーム受信完了信号２７を受けると受信データの処理を
行う。この受信データの処理は、受信バッファ２５に格
納されている受信データのＤＳＡＰ　（受信先識別子）
フィールド、Ｓ　５ＡＰ（送信元識別子）フィールド、
Ｃ（情報コマンド）フィールドが指定された規定値と一
致しているか否かを判定し、一致している場合には受信
したデータフィールドのデータ総数を示すＷＮとコモン
メモリ２８に格納する開始メモリアドレスを示すＡＤＲ
Ｓフィールドとを読み出し、ＷＮ値とＡＤＲＳ値とをＤ
ＭＡ制御回路２４に設定する。ここで、ＤＭＡ制御回路
２４は動作を行って受信バッファ２５に格納されている
受信データＤＡＴＡｏ−ＤＡＴＡ、をコモンメモリ２８
に転送する。このコモンメモリ２８に格納されたデータ
は、ホスト機器２９例えばコンピュータ、ＰＣ１ＤＣ３
により機器インターフェイス回路３０を経由して読み出
されて利用される。なお、図示されていないがコモンバ
スメモリ制御回路が設けられていることは言うまでもな
い。Ｂ１はバッファメモリデータバスＢ　１　＋および
バッファメモリアドレスバスＢ１２よりなるバッファメ
モリバス、Ｂ２はコモンメモリデータバスＢ２．および
コモンメモリアドレスバスＢ２□よりなるコモンメモリ
バス、Ｂ３はホストシステムバスである。

（発明が解決しようとする課題）しかし、以上のような受信データ処理方式では、受信さ
れたデータフレームが一旦受信バツファ２５に格納し受
信完了した後に、フレーム中のＷＮフィールドとＡＤＲ
Ｓフィールドとの値を読み出し、ＤＭＡ転送により最終
格納場所であるコモンメモリ２８の相当アドレスへ転送
し格納する方式となっている。

従って、従来の受信データ処理方式においては、物理的
に異なる受信バッファ２５とコモンメモリ２５とが存在
し、−度受信バッファ２５に格納した後、最終的にコモ
ンメモリ２８に格納するので、これら２つのメモリ２５
．２８の間でデータの移動処理を必要とし、結果的に受
信データの処理時間が長くなり、システム全体のデータ
転送能力が制限される問題かある。

ゆえに、ネットワークシステムのデータ伝送速度を高速
化して伝送能力を向上させようとしても、受信データの
転送処理に関わる処理時間が受信バッファ２５とコモン
メモリ２８との間のコモンバス３３の転送性能に依存す
る結果となり、それ相当のデータ伝送速度の高速化に見
合う転送性能を上げる場合にはハードウェアの複雑さを
招き、それでもなおかつ性能限界が生ずる。

本発明は上記実情に鑑みてなされたもので、受信データ
の転送処理時間を大幅に短縮でき、ひいてはシステム全
体のデータ伝送速度の高速化を図りうる受信データ処理
力、式を提供することを目的とする。

［発明の構成］（課題を解決するための手段および作用）本発明は上記
課題を解決するために、各ノードから伝送されてくるデ
ータを受信バッファに格納していくが、受信データの処
理に際しては受信バッファに格納されているステータス
情報ＳＴＳ値やバッファ格納データ総数ＬＮ値その他の
情報から正常受信か否かを判断する。正常受信の場合に
は受信バッファの格納データから受信データ格納開始メ
モリアドレスＤＡｎ値を読み出し、このＤＡｎ値から上
位アドレス値と下位アドレス値を計算し、さらに桁上げ
値を求め、必要なアドレス値を前記アドレス変換メモリ
手段の上位アト１／ス発生用メモリに格納し更新する。

しかる後、上位アドレス発生用メモリの更新された受信
バッファのアドレス値と下位アドレス発生用メモリをア
クセスするコモンメモリアドレスとを突き合わせを行い
、桁上げが必要な場合には下位アドレス発生用メモリか
ら上位アドレス発生用メモリを桁上げ指令を与えながら
再度上位アドレス発生用メモリから上位アドレスを発生
させ、最終的に確定された上・下位アドレス発生用メモ
リから変換アドレスを発生する。そして、このアドレス
を用いて受信バッファのデータを読み出すことにより、
システム全体に共通の一意のメモリアドレスをもつ仮想
コモンメモリからデータを読み出したと同様の処理を行
い、転送処理な！−で各ノードの受信データを利用する
ものである。

なお、異常受信の場合にはその異常内容に応じて各単位
容量メモリに格納されている前回周期で受信した最新デ
ータまたは過去に受信した有効データの対応するノード
のデータを今回受信中の当該ノードのデータ領域に転送
し、前述と同様に受信処理を実行するものである。

（実施例）以下、本発明の実施例について図面を参照して説明する
に先立ち、本発明方式を実現するための基本的事項につ
いて説明する。

本来、この種のネットワークシステムでは、各ノードが
所定の順序で順番に自局のデータを送信するために、他
の各ノード自身の受信バッファにはあるノードの出力デ
ータを先頭に他のノードの出力データが周期的に順番に
格納されていることになる。仮に、順番を乱す要因があ
るとすれば、受信誤りが発生したとき、或いはあるノー
ドからの突発的なデータ要求に対して発生された出力デ
ータ以外の余分なデータフレームを受信したときである
。従って、例えば受信誤りの場合は前回１スキャン周期
の正しいデータで充当させるが、或いはその他の有効な
データで充足させる必要がある。

しかも、以上のような点を考慮しつつ受信データをコモ
ンメモリへ転送することなく受信バッファ内で転送処理
を行うためには、受信バッファ内の正しいデータが最終
格納場所であるコモンメモリ内にあるのと同等に見える
ように、実際に格納されている受信バッファのメモリア
ドレスとコモンメモリのアドレスとを何らかのアドレス
変換によって対応をとりながら読み出せば、ポスト機器
ではコモンメモリなしで実際にコモンメモリが存在する
ごとくして受信データを有効に利用することが可能とな
る。

次に、本発明の一実施例について第１図ないし第５図を
参照して説明する。第１図は本発明方式を適用した各ノ
ードのハード構成図、第２図は本発明において新たに付
加されたアドレス変換メモリ手段の構成図、第３図は第
２図に示す下位アドレス発生用メモリの信号入出力状態
図、第４図は下位アドレス発生メモリのプログラミング
例を示す図、第５図は受信データ処理の手順を示す図で
ある。なお、これらの図において従来の第９図と同一部
分には同一符号を付してその詳しい説明は省略する。

すなわち、本発明方式を適用した各ノードにおいては、
従来のコモンメモリ２８を削除する一方、従来のものに
改良を加えたデユーアルポート付受信バッファ２５を有
し、さらに新たにデユーアルポートメモリ形式とったア
ドレス変換メモリ手段４１を付加してなる構成とする。

４２はコモンメモリバス制御回路である。

この受信バッファ２５は、１スキャン周期（１伝送周期
Ｔ）内に受信するシステム全体のデータ量に見合う容量
の単位容量メモリ２５ａを複数個備え、これら複数個の
単位容量メモリ２５ａ、・・・を交互に用いて各１スキ
ャン周期の受信データを順次格納し更新していく方式で
ある。このように複数個の単位容量メモリ２５ａ、・・
・を設けた理由は、データ受信が進んでも適宜に空きエ
リアを確保することにある。具体的には、これら複数個
の単位容量メモリ２５ａ、・・・に対し、現在受信中の
１スキャン周期データ（現在値データ）、前回の１スキ
ャン周期に受信した最新のスキャンデータ（前回値デー
タ）のほか、過去に受信した有効な１スキヤンデータ（
前有効値データ）または次の１スキャン周期データ（次
回値データ）の順番で交互に格納するものである。従っ
て、最低３個の単位容量メモリ２５ａ、・・・が必要と
なってくる。

４個の単位容量メモリ２５ａ、・・・の場合には過去に
受信した有効な１スキヤンデータ（前有効値データ）と
次の１スキャン周期データとを独立に格納してもよい。

このような構成とすれば、１スキヤン周期内で誤りを含
むデータフレームを受信した場合、単位容量メモリ２５
ａに格納されている例えば前有効値データを前回値の単
位容量メモリ２５ａの空き領域に転送するとともに、そ
のときのアドレスをアドレス変換メモリ手段４１のメモ
リに書き込んでおけばよい。さらに、ネットワークシス
テムの異常を検出したとき、或いは受信誤りフレームが
想定する数量上に発生したとき、前回値データの単位容
量メモリ２５ａへの転送を停止し前有効値データの単位
容量メモリ２５ａのデータを残すように制御する。すな
わち、残る２個の単位容量メモリ２５ａを用いてデータ
の受信を行い、異常状態が正常に復帰した時点で各単位
容量メモリ２５ａ、・・・に交互に受信データを格納し
ていけばよい。

次に、アドレス変換メモリ手段４１は、第２図に示すご
とくデータフレーム受信完了後に送受信制御プロセッサ
２６により受信バッファ２５に格納されている一連の正
しいデータのコモンメモリ格納先頭アドレスＡＤＲ３と
してＡＤＲＳフィールドから読み出した当該ＡＤＲ８Ａ
値に対応するアドレスを受信バッファ先頭格納アドレス
値として書き込み更新され、かつ、ホスト機器２９から
のコモンメモリのあるアドレスのアクセスに対し上位ア
ドレス値を発生する上位アドレス発生用メモリ（ＲＡＭ
）４１１と、ホスト機器２９からのコモンメモリのある
アドレスのアクセスに対し、上位アドレス発生用メモリ
４１１から発生される前記単位容量メモリ２５ａのアド
レスをクロックｃｋによってラッチするラッチ回路４１
２と、このラッチ回路４１２の出力を受けて実際のｍビ
ットの下位アドレス値を出力し、桁上げ条件か発生して
いるときには再度上位アドレス発生用メモリ４１１に返
還して上位アドレス値を出力させる下位アドレス発生用
メモリ　（ＲＯＭ）４１３とからなっている。なお、こ
の下位アドレス発生用メモリ４１３は第３図のような入
出力関係を有している。Ｂｌｌはラッチ回路４１２の出
力、Ｂ１２はホスト機器側のホストアドレスバス入力Ｂ
４を経て送られてくる下位アドレス入力、８１３は下位
アドレス出力、８１３は桁上げ指令である。

なお、第４図は下位アドレス発生用メモリ４１３のアド
レス変換のためのプログラミング例であって、ｍ人力信
号線が５本の場合の下位アドレス発生用メモリ４１３に
プログラムすべき値（１０進数）を示す。同図において
ＩＮＩ値はラッチ回路出力Ｂｌｌである受信バッファ側
のアドレス、ＩＮ２値はホスト機器側からのコモンメモ
リアドレスに相当し、ＩＮＩ値の「１」とＩＮ２値の「
３１」とてはｒｌ、ＯＪとなり、桁上げが必要なことを
示している。つまり、ＩＮＩ値とＩＮ２値との間の数値
（ｘ、ｙ）のうち、Ｘは桁上げ、Ｙは下位アドレス出力
８１３を表している。

次に、本発明の受信データ処理方式の一連の動作につい
て説明する。伝送路使用権をもつノードから第７図に示
すようなフォーマットをもったデータフレームを伝送す
る・と、他のノートではそのデータフレームをトランシ
ーバ回路２１で受信した後、その受信出力２２をトーク
ンパッシング方式送受信制御回路２３に送出する。この
トークンパッシング方式送受信制御回路２３では受信フ
レームの中のＤＡフィールドから自局を指定しているか
、或いは同報伝送又は群同報伝送のアドレスであるか否
かを調べる。ここで、データフレーム中のＤＡフィール
ドから自局を指定していると判断すると、送受信制御回
路２３ではデータフレームの自局内への取り込みを行う
。しかる後、ＤＭＡ制御回路２４ては受信されたデータ
フレームのＦＣフィールドからＦＣＳフィールドまでの
受信データを前述した第１０図の要領で受信バッファ２
５（該当単位容量メモリ２５ａ）に格納していく。従っ
て、この時点ではステータス情報ＳＴＳから受信が正常
に完了したか受信誤りが発生しているかを知ることがで
きる。

一方、送受信制御プロセッサ２６は、トークンパッシン
グ方式送受信制御回路２３からのデータフレーム受信完
了検出信号２７を受けると、第６図に示すような受信デ
ータの処理を行う。すなわち、送受信制御プロセッサ２
６は、受信バッファ２５からステータス情報ＳＴＳ値を
読み出し、正常受信か否かを判断する（ステップＳｌ）
。このステップＳ１において受信誤りの発生の場合には
当該データフレームの処理を止めた後、直ちに前回受信
した１スキャン周期の正常受信データのうち対応するノ
ードのデータを今回使用している単位容量メモリ２５ａ
に転送処理を行う（ステ・ノブＳ２）　　。

一方、正常受信の場合にはステ・ツブＳ３に移行し、こ
こでＬＮ値（受信格納データ総数）か規定長か、またＦ
Ｃ（フレーム制御）フィールド、ＤＳＡＰ　（受信先識
別子）フィールド、Ｓ　５ＡＰ（送信元識別子）フィー
ルド、Ｃ（情報コマンド）フィールドがそれぞれ規定コ
ードになっているか、さらに必要な情報について調べ、
何れか１つでも正しくない場合にはステップＳ２に示す
処理を行い、全て正しい場合には次のステ・ツブＳ４に
移行する。

このステップＳ４においては、受信データか格納されて
いる受信バッファ先頭開始フアドレス値つまり第１０図
（ａ）ではＡｎ＋１８番地となるが、この値をＤＡｎ値
として読み出して受信ノく・ンファ２５の所定のエリア
に格納する。

次に、ステップＳ５においては、ＤＡｎ値から上位アド
レス値Ｕ　（ＤＡｎ）と下位アドレス値Ｌ　（ＤＡｎ）
とを計算する。第１０図（ａ）の例に従うとｍ−５ビツ
ト、つまり３２０ングワ一ド単位で各ノードからの出力
データがデータフレームに分割されて送信されることに
対応し、受信バッファ２５の先頭開始アドレスＤＡｎ値
から３２（−２５）ロングワードを連続して読み出して
いくと、３２−Ｌ（ＤＡｎ）番目になると、Ｌ　（ＤＡ
ｎ）値は”０”　　Ｕ　（ＤＡｎ）値は１つ桁上げが発
生する。

従って、上位アドレス値Ｕ　（ＤＡｎ）の計算はこの上
位アドレス値の桁上げ値、すなわち受信バッファ先頭ア
ドレスの３２０ングワ一ド番地先の値を計算し、一方、
下位アドレス値Ｌ　（ＤＡｎ）の計算は第１０図（ａ）
の例に従うとｍ−５ビツト、つまり３２０ングワードを
一単位とすると３２０ングワード内のどのメモリ位置か
ら連続して格納されているかを抜き出すための計算であ
る。

以上のようにして得られた上位アドレス値Ｕ　（ＤＡｎ
）と下位アドレス値Ｌ　（ＤＡｎ）とかり　、［Ｕ　　（ＤＡｎ）＋２ｆｆｉ　］　　＋Ｌ　　（ＤＡ
ｎ）＝Ｕ１　　（ＤＡｎ）を計算によって求めた後、同様に受信バッファ２５の所
定のエリアに格納し保持する。

引き続き、ステップＳ６においては、コモンメモリへの
格納開始アドレスを示すＡＤＲ８値について、ＡＤＲＳ値−ＣＭ　Ａ　Ｄ　Ｒｎとして読み出して受信バッファ２５の所定エリアに保持
するとともに、上記ＣＭＡＤＲｎから、ＣＭ　Ａ　Ｄ　
Ｒｎ　＋　２　’ なる計算を行って、コモンメモリのアトＩノス値Ｕ（Ｃ
ＭＡＤＲｎ）を求める。このコモンメモリのアドレス値
Ｕ（ＣＭＡＤＲｎ）は、前記３２０ングワードを単位と
してＡＤＲ３値で指定されるコモンメモリをアクセスし
ていく時にＵ　（ＤＡｎ）値が桁上げを起こす場合の正
しい受信バッファアドレスを生成するために計算する。

ここで、ｋの値は、コモンメモリの容量により、すなわ
ち伝送総データ量の実装条件により変化する。例えばに
−８ビツトすると下位アドレス長ｍ＝５ビツトと合わせ
ると１３ビツト長のメモリ容量となり、従って８にロン
グワード長の容量を持つコモンメモリとなる。

しかる後、送受信制御プロセッサ２６は、ステップＳ７
においてアドレス変換メモリ手段４１の上位アドレス発
生用メモリ４１１のＣＭ　Ａ　Ｄ　Ｒｎ値に相当する番
地にＤＡｎ値を、また桁上げが生じた場合に対応してＵ
（ＣＭＡＤＲｎ）値に相当する番地にＵｌ　（ＤＡｎ）
値を書き込んで更新する。

以上のような処理について受信データフレームごとに繰
り返し行う（ステップＳ８）。

次に、ホスト機器２９においてコモンメモリの内容を読
み出す場合、読み出すべきコモンメモリのアドレスを機
器インターフェイス回路３０およびホストアドレスバス
入力Ｂ４を経由してアドレス変換メモリ手段４１の入力
するが、そのうち上位アドレス人力Ｂ１４を上位アドレ
ス発生用メモリ４１１に、下位アト１／ス入力Ｂ１２　
（ＩＮ２値）を下位アドレス発生用メモリ４１３にそれ
ぞれ入力する。ここで、上位アドレス発生用メモリ４１
１は、上位アドレス人力Ｂ１４を受けて前記第５図のス
テップＳ７で更新された受信バッファ２５のアドレス値
ＤＡｎを上位アドレス出力Ｂ１５として出力し、またｍ
（例えばｍ−５）ビット出力Ｂ１６をラッチ回路４１２
に送出する。

このラッチ回路４１２では最初のクロックｅｋによりｍ
ビットの受信バッファアドレスＢ１６（ＩＮＩ値）を取
り込んでラッチした後、このラッチ出力Ｂｌｌを下位ア
ドレス発生用メモリ４１３に導入する。ここで、下位ア
ドレス発生用メモリ４１３は、ラッチ出力Ｂｌｌと下位
アドレス人力Ｂ１２とを突き合わせることにより、第４
図に示すような下位アドレス値Ｂ１７を出力するが、仮
に桁上げ条件が発生したときには桁上げ指令８１３を出
して上位アドレス発生用メモリ４１１に供給する。

そこで、この上位アドレス発生用メモリ４１１では、前
記ステップＳ７において更新された桁上げに対応する受
信バッファ２５のアドレス値Ｕ１（ＤＡｎ）を出力しラ
ッチ回路４１２に送出する。

このラッチ回路４１２は、同様に第２番目のクロックｃ
ｋの入力によりアドレス値Ｕｌ　（ＤＡｎ）を取り込ん
でラッチした後、下位アドレス発生用メモリ４１３に導
入する。従って、最終的に確定された実際の受信バッフ
ァ２５のメモリアドレスが上位アドレス出力Ｂ１５と下
位アドレス値Ｂ１７としてコモンメモリアドレスバスＢ
２□に出力され、受信バッファ２５へのデータ読み出し
に用いられる。

なお、この下位アドレス出力Ｂ１７は、前記ステップＳ
７においてＣＭＡＤＲｎＳＵ（ＣＭ　Ａ　Ｄ　Ｒｎ　）
相当番地に書き込むＤＡｎ。

Ｕｌ　（ＤＡｎ＞値の下位ｍビット値が何れも同じため
に前記最初のクロック信号ｃｋのタイミングで確定され
る。ゆえに、上位アドレス出力値の生成には２クロツク
が必要である。

従って、以上のようにしてホスト機器２９が読み出そう
とするコモンメモリのアドレスはアドレス変換メモリ手
段４１により受信バッファ２５のメモリアドレスに変換
されてアクセスされ、データを読み出すことができる。

従って、以上のような実施例によれば、送受信プロセッ
サ２６により受信先頭開始アドレス値から受信バッファ
２５のデータ格納状態を示すアドレスをアドレス変換メ
モリ手段４１に格納する一方、ホスト機器２９側からの
コモンメモリアドレスをアドレス変換メモリ手段４１に
入力する。そして、アドレス変換メモリ手段４１におい
て受信バッファ２５のアドレスとホスト機器２９側から
のコモンメモリアドレスとからアドレス変換を行って得
られたアドレスを用いて受信バッファ２５のデータを読
み出すようにしたので、コモンメモリをなくしてコモン
メモリを有する場合と同様にデータを読みだし可能であ
り、従来のように受信バッファ２５からコモンメモリに
データ転送する必要がなくなり、それだけ受信データの
処理時間が少なくなり、データ伝送速度の高速化を図る
ことができ、ひいては転送性能を向上させることができ
る。ホスト機器からのコモンメモリのアクセスに対して
何ら影響を与えずに受信バッファ２５に受信データを格
納でき、この点からも受信バッファ２５への書き込み更
新を高速に行うことができる。

また、受信バッファは、周期的に受信するシステム全体
のデータ量に見合う単位容量メモリの複数倍の容量のメ
モリで構成し、各周期ごとに前記単位容量メモリを１つ
ずつ用いて、現在受信中のデータ、前回周期で受信した
最新データのほか、過去に受信した有効データおよび次
周期の受信データのうち何れか一方のデータまたは両デ
ータを交互に格納することにより、常に有効なデータを
受信バッファに格納でき、ホスト機器側からコモンメモ
リアドレスを指定してデータを読み出しても、正常なデ
ータを確実に読み出すことができる。

さらに、アドレス変換メモリ手段４１においては、上位
アト１／ス発生用メモリ４１１と下位アドレス発生用メ
モリ４１３とに分け、特に下位アドレス発生用メモリ４
１３では受信バッファ側のアドレスとコモンメモリのア
ドレスとを突き合わせて桁上げ処理を行うので、実際の
受信バッファ２５のアドレスとコモンメモリのアドレス
との変換対応において必ず発生する桁上げ処理を簡単で
時間遅れなく実現できる。

なお、上記実施例ではループ型のネットワークを前提と
して説明したが、特にネットワークの形態に拘るもので
なく例えばバス型、スター型その他の種々の形態のもの
に適用できる。また、共通伝送路りとしては電気式に限
らず、先代或いは無線式の何れでもよい。その他、本発
明はその要旨を逸脱しない範囲で種々変形して実施でき
る。

［発明の効果］以上説明したように本発明によれば、次のような種々の
効果を奏する。

先ず、請求項１においては、受信データの転送処理時間
を大幅に短縮でき、ひいてはシステム全体のデータ伝送
速度の高速化を図り得、特に共通伝送路上のトラフィッ
クが非常に重く、すなわら、間断なくデータを受信し処
理する場合に非常に有効なものである。

次に、請求項２，３においては、各ノードの出力データ
を確実に格納することが可能であり、しかも常に正しい
データを受信バッファに格納でき、ホスト機器側からコ
モンメモリアドレスを指定して正常なデータを確実に読
み出すことができる。

さらに、請求項４では、アドレス変換時の桁上げ処理を
簡単、かつ、迅速に行うことができる。

【図面の簡単な説明】

第１図ないし第５図は本発明方式の一実施例を説明する
ために示したもので、第１図は各ノードのハード構成図
、第２図は本発明方式において新たに付加されたアドレ
ス変換メモリ手段の構成図、第３図は第２図に示す下位
アドレス発生用メモリの信号入出力状態図、第４図は下
位アドレス発生メモリのプログラミング例を示す図、第
５図は受信データ処理の手順を示す図、第６図ないし第
１０図は従来方式を説明するために示したもので、第６
図は一般的なデータ伝送システムの模式的な構成図、第
７図はデータフレームのフォーマット図、第８図は伝送
路のフレーム列を示す図、第９図は従来の各ノードのハ
ード構成図、第１０図は受信バッファのデータ格納状態
を示す図である。Ｌ・・・共通伝送路、２３・・・トークンパッシング方
式送受信制御回路、２４・・・ＤＭＡ制御回路、２５・
・・受信バッファ、２５ａ・・・単位容量メモリ、２６
・・・送受信制御プロセッサ、２９・・・ホスト機器、
４１・・・アドレス変換メモリ手段、４１１・・・上位
アドレス発生用メモリ、４１２・・・ラッチ回路、４１
３・・・下位アドレス発生用メモリ。

Claims

【特許請求の範囲】

（１）共通伝送路に接続された各ノードがそれぞれ所定
の周期で順番にデータを一斉同報通信或いは群同報通信
にて伝送し、他のノードは前記データを受信して受信バ
ッファに格納し、かつ、システム全体に共通で一意の特
定のアドレスを用いて受信データを読み出して各ノード
間の情報交換を行うトークンパッシング方式によるメデ
ィアアクセス制御を用いたデータ伝送システムにおいて
、アドレス変換メモリ手段を用いてコモンメモリがアク
セスされる前記特定のアドレスに変換し、この変換され
たアドレスにより前記受信バッファに格納されている受
信データをアクセスし、前記コモンメモリを持つことな
く物理的にコモンメモリをもった場合と同様に受信デー
タを読み出して利用することを特徴とする受信データ処
理方式。
（２）受信バッファは、周期的に受信するシステム全体
のデータ量に見合う単位容量メモリの複数倍の容量のメ
モリで構成され、各周期ごとに前記単位容量メモリを１
つずつ用いて、現在受信中のデータ、前回周期で受信し
た最新データのほか、過去に受信した有効データおよび
次周期の受信データのうち何れか一方のデータまたは両
データを交互に格納することにより、受信データ処理を
行うことを特徴とする請求項１記載の受信データ処理方
式。
（３）受信バッフアへの受信データの格納手段は、異常
受信の内容に応じて前記前回周期で受信した最新データ
または過去に受信した有効データの対応するノードのデ
ータを、現在受信中のデータ領域に転送することを特徴
とする請求項１または請求項２記載の受信データ処理方
式。
（４）アドレス変換メモリ手段は、上位アドレス発生用
メモリおよび下位アドレス発生用メモリを有し、前記受
信バッファに格納されているデータのアドレス値を用い
て上位アドレス発生用メモリの内容を更新し、かつ、こ
の上位アドレス発生用メモリのアドレス値と下位アドレ
ス発生用メモリをアクセスするアドレス値との突き合わ
せによりアドレス範囲の桁上げ処理を行うことにより、
前記上・下位アドレス発生用メモリから変換アドレスを
出力することを特徴とする請求項１記載の受信データ処
理方式。