JPH03235428A

JPH03235428A - パリティジェネレータ・チェッカ

Info

Publication number: JPH03235428A
Application number: JP3120890A
Authority: JP
Inventors: Masato Hori; 正人堀
Original assignee: Fujitsu Ltd
Current assignee: Fujitsu Ltd
Priority date: 1990-02-09
Filing date: 1990-02-09
Publication date: 1991-10-21

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】［概要コデータのパリティチエツクを行うパリテジェネレータ・
チエッカに関し、シリアル・パラレル変換回路を必要としない簡単な構成
の回路を提供することを目的とし、シリアルデータ人力
と１ビット前の演算結果との排他的論理和（ＥＯＲ）を
とるＦＯＲ回路と、該ＦＯＲ回路の出力を受け、この出
力にタイミング信号を用いて周期的に固定値（初期値）
を挿入する初期設定値決定回路と、奇数パリティと偶数
パリティとで異なる初期設定値決定回路出力をオッド・
イーブンセレクト信号によりセレクトするセレクタと、
該セレクタ出力をラッチすると共に、その出力を前記Ｅ
ＯＲ回路にフィードバック信号として与える第１のラッ
チ回路と、前記ＦＯＲ回路の出力を受け、タイミング信
号によりラッチする第２のラッチ回路とにより構成され
、該第２のラッチ回路出力をパリティ出力とするように
構成する。

［産業上の利用分野］本発明はデータのパリティチエツクを行うパリティジェ
ネレーターチエッカに関する。

［従来の技術］データ転送を行う場合に、転送データの信頼性をチエツ
クするためにパリティチエツクか行われる。パリティチ
エツクには、偶数（イーブン）パリティと奇数（オツド
）パリティとがある。偶数パリティは、Ｎビットのデー
タとパリティビットとの“１”の数が偶数になるように
パリティビットを付加するものであり、奇数パリティは
Ｎビットのデータとパリティビットとの“１”の数が奇
数になるようにパリティビットを付加するものである。

第６図は従来のパリティジェネレータ・チエッカの回路
構成例を示す図である。図に示す回路は、ＡからＩまで
の９ビットのデータの奇数（オツトー０ＤＤ）／偶数（
イーブン−１：ＶＥＮ）パリティを発生する。ＡからＩ
までのデータの中に“１”の数が偶数個あった場合には
ＥＶＥＮ出力に“１”が立ち、“１”の数が奇数個あっ
た場合にはＯＤＤ出力に“１”が立つ。従って、どちら
の出力に“１”が立ったかで偶数パリティであるか奇数
パリティであるかを判定することができる。

この回路をパリティジェネレータとして動作させる場合
には、９番目の入力Ｉをパリティ人力として“１”の数
か偶数個（偶数パリティ）又は奇数個（奇数パリティ）
となるようにＩの値を決定すればよい。

［発明が解決しようとする課題］パリティジェネレータ・チエッカとは、本来１本のデー
タハイウェイを転送されてくるデータ、即ちシリアルデ
ータをパリティ演算するものである。従って、第６図に
示すような回路を用いてパリティ演算させようとすると
、シリアルデータをパラレルデータに変換するシリアル
・パラレル変換器が必要となる。また、演算するデータ
の語長が長くなると、第６図に示すような回路をカスケ
ード接続して対応する必要がある。このように、従来回
路では付加回路が必要となり、回路規模がデータの語長
に比例して大きくなるという不具合があった。

本発明はこのような課題に鑑みてなされたものであって
、シリアル・パラレル変換回路を必要としない簡単な構
成のパリティジェネレータ・チエッカを提供することを
目的としている。

［課題を解決するための手段］第１図は本発明の原理ブロック図である。図において、
１はシリアルデータ入力と１ビット前の演算結果との排
他的論理和（ＥＯＲ）をとるＥＯＲ回路、２は該ＥＯＲ
回路１の出力を受け、この出力にタイミング信号を用い
て周期的に固定値（初期値）を挿入する初期設定値決定
回路、３は奇数パリティと偶数パリティとで異なる初期
設定値決定回路２出力をオッド・イーブンセレクト信号
によりセレクトするセレクタ、４は該セレクタ３出力を
ラッチすると共に、その出力を前記ＦＯＲ回路１にフィ
ードバック信号として与える第１のラッチ回路、５は前
記ＥＯＲ回路１の出力を受け、タイミング信号によりラ
ッチする第２のラッチ回路である。

［作用］ビットシリアルに入力されるデータは、初期設定値決定
回路２−セレクタ３−ラッチ回路４と伝わりラッチ回路
４にラッチされる。このラッチ回路４の出力はＦＯＲ回
路１にフィードバックされているので、ＥＯＲ回路回路
入力データと１ビット前の演算結果との排他的論理和を
演算することになる。この演算結果は、初期設定値決定
回路２→セレクタ３→ラッチ回路４と伝わりラッチ回路
４にラッチされる。以下、同様の動作を繰返すことによ
り、必要なビット数のシリアルデータの排他論理演算を
行うことができる。

そして、ここで排他論理演算を終了しようとする時点で
タイミング信号を人力してやればＥＯＲ回路１の演算結
果は第２のラッチ回路５にラッチされ、パリティ出力と
して出力される。本発明によれば、ビットシリアルデー
タをそのまま演算しているのでシリアル・パラレル変換
器は不要となり、回路構成が簡単になる。しかも、タイ
ミング信号の発生時点を変化させることで任意のビット
数（語長）のデータのパリティチエツクを行うことがで
きる。

［実施例］以下、図面を参照して本発明の実施例を詳細に説明する
。

第２図は本発明の一実施例を示す回路図である。

第１図と同一のものは、同一の符号を付して示す。

図において、ＥＯＲ回路１はＥＯＲゲートＧ１より構成
されている。初期設定値決定回路２はオアゲートＧ３と
アンドゲートＧ４より構成されている。ＥＯＲゲートＧ
１の出力はオアゲートＧ３とアンドゲートＧ４の一方の
入力に共通に入り、オアケートＧ３の他方の入力にはタ
イミング信号が入り、アンドゲートＧ４にはタイミング
信号の反転信号が入っている。

セレクタ３はアンドゲートＧ５．Ｇ６及びオアゲートＧ
７より構成されている。アンドゲートＣ５の一方の入力
にはオアゲートＧ３の出力が、他方の人力にはオッド・
イーブンセレクト信号が入っている。アントゲ−１・Ｇ
６の一方の入力にはアンドゲートＧ４の出力が、他方の
入力にはオッド・イーブンセレクト信号の反転信号が入
っている。

これらアンドゲートＧ５．Ｇ６の出力はそれぞれオアゲ
ートＧ７に入っている。第１のラッチ回路４としてはフ
リップフロップ（Ｆ／Ｆ）が用いられている。

Ｇ２はＥＯＲゲートで、その入力にはデータ人力とフィ
ードバック信号が入っている。つまり、このＥＯＲゲー
トＧ２にはＥＯＲゲートＧ］と全く同じ入力が入ってい
る。第２のラッチ回路５は、アンドゲートＧ８．　Ｇ９
．オアゲートＧＩＯ及びフリップフロップ５ａより構成
されている。アントゲートＧ８の一方の人力にはＥＯＲ
ゲートＧ２の出力が入り、他方の人力にはタイミング信
号が入っている。アンドゲートＧ９の一方の入力にはフ
リップフロップ５ａからのフィードバック信号か入り、
他方の入力にはタイミング信号の反転信号が入っている
。そして、フリップフロップ５ａの出力かパリティ出力
となっている。このように構成された回路の動作を説明
すれば、以下のとおりである。

第３図は第２図回路の動作説明図である。（ａ）はシリ
アル入力データ、（ｂ）、　　（Ｃ）はタイミング信号
である。タイミング信号（ｂ）は偶数パリティをセレク
トする信号、（Ｃ）は奇数パリティをセレクトする信号
である。ここでは、（ｂ）に示すタイミング信号が発生
したものとする。先ず、タイミング信号が発生すると、
オアゲートＧ３に“１”が、アンドゲートＧ４に“０”
が固定値（初期値）として与えられる。

この初期値によりオアゲートＧ３が“１”となり、この
Ｇ３の出力はアンドゲートＧ５．オアゲートＧ７を経て
フリップフロップ４にラッチされる。このフリップフロ
ップ４の出力と最初の入力データＡとがＥＯＲゲートＧ
１に入る。タイミング信号の立ち下がりと同時に、ＥＯ
ＲゲートＧ１の出力はオアゲートＧ３を通過してセレク
タ３のアンドゲートＧ５に入る。

アンドゲートＧ５にはオツド中イーブンセレクト信号が
入力されており、偶数パリティの時にはこのオッド・イ
ーブンセレクト信号Ｘは“１“である。従って、偶数パ
リティの時にはアンドゲートＧ５がセレクトされる。ア
ンドゲートＧ５の出力はオアゲートＧ７を経てフリップ
フロップ４にラッチされる。つまり、偶数パリティの時
にはセレクタ３はオッド・イーブンセレクト信号により
アンドゲートＧ５側をセレクトしており、該アントゲ−
）Ｇ５の出力がデータＡとデータＸとのＥＯＲ演算出力
となり、このＦＯＲ演算結果がフリップフロップ４にラ
ッチされることになる。

次のステップでは、フリップフロップ４にラッチされた
ＡとＸとのＥＯＲと次のデータＢとのＥＯＲがとられ、
フリップフロップ４にその結果がラッチされる。以下、
同様にして次々に人力データとのＦＯＲがとられる。第
３図に示すようにフリップフロップ４に入力データＡ、
Ｂ、Ｃ，Ｄ。

Ｅ、Ｆ、Ｇ、ＨのＥＯＲがラッチされたら、これら人力
データＡ、Ｂ、Ｃ，Ｄ、Ｅ、Ｆ、Ｇ、Ｈと最後の入力デ
ータとのＥＯＲがＥＯＲゲートＧ２でとられる。

ここで、第３図（ｂ）に示すようにタイミング信号が発
生し、このタイミング信号の立ち下がりで第４図に示す
ようにＦＯＲゲートＧ２の出力がラッチ回路５にラッチ
される。具体的にはタイミング信号の立ち上がりでＥＯ
ＲゲートＧ２の出力がアンドゲートＧ８を通過し、オア
ゲートＧＩＯも通過する。そして、オアゲートＧ１０の
出力はタイミング信号の立ち下がりでフリップフロップ
５ａにラッチされる。このフリップフロップ５ａの出力
がパリティ出力となる。なお、第３図、第４図の記号“
＄′はＥＯＲ演算を表わしている。

第５図は第２図回路の動作を示す図である。入力データ
Ａ−Ｇの７個のデータのうち、“１”レベルの数が偶数
個の場合であって、オツド・イブンセレクト信号が“１
″の場合にはパリティ出力は“１゛になる。人力データ
Ａ−Ｇの７個のデータのうち、“１”レベルの数が奇数
個の場合であって、オッド・イーブンセレクト信号が“
０′の場合にはパリティ出力は“１”になる。このよう
にして、第２図回路をパリティチエツク回路として用い
ることができる。

本発明によれば、入力データ数に応じてタイミング信号
の発生時期をずらしてやることにより、任意のデータ語
長のパリティ演算を行うことが可能となる。なお、第２
図回路をパリティジェネレータとして用いる場合には、
最後のデータＧをパリティ−付加データとして用いるよ
うにすればよい。

［発明の効果コ以上、詳細に説明したように、本発明によれば入力デー
タのパリティ演算の結果をラッチし、そのラッチと次の
入力データとのＥＯＲをとる構成とすることにより、シ
リアル・パラレル変換回路を必要としない簡単な構成の
回路を提供することができ、実用上の効果が大きい。

【図面の簡単な説明】

第１図は本発明の原理ブロック図、第２図は本発明の一実施例を示す回路図、第３図、第４
図は第２図回路の動作説明図、第５図は第２図回路の動
作を示す図、第６図は従来のパリティジェネレータ・チエッカの回路
構成例を示す図である。第１図において、１はＥＯＲ回路、２は初期設定値決定回路、３はセレクタ、４．５はラッチ回路である。第２図回路の動作を示￥図第５図

Claims

【特許請求の範囲】シリアルデータ入力と１ビット前の演算結果との排他的
論理和（ＥＯＲ）をとるＥＯＲ回路（１）と、該ＥＯＲ回路（１）の出力を受け、この出力にタイミン
グ信号を用いて周期的に固定値（初期値）を挿入する初
期設定値決定回路（２）と、奇数パリティと偶数パリティとで異なる初期設定値決定
回路（２）出力をオッド・イーブンセレクト信号により
セレクトするセレクタ（３）と、該セレクタ（３）出力
をラッチすると共に、その出力を前記ＥＯＲ回路（１）
にフィードバック信号として与える第１のラッチ回路（
４）と、前記ＥＯＲ回路（１）の出力を受け、タイミン
グ信号によりラッチする第２のラッチ回路（５）とによ
り構成され、該第２のラッチ回路（５）出力をパリティ
出力とするパリティジェネレータ・チェッカ。